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J-GLOBAL ID：201802238671578450   整理番号：18A0189624

記憶コンパクト高速QC-LDPC復号器【Powered by NICT】

Memory compact high-speed QC-LDPC decoder

著者 (4件)： Xie Tianjiao (School of Electronics and Information, Northwestern Polytechnical University, China Academy of Space Technology, Xi’an, China) ,  Li Bo (School of Electronics and Information, Northwestern Polytechnical University, Xi’an, China) ,  Yang Mao (School of Electronics and Information, Northwestern Polytechnical University, Xi’an, China) ,  Yan Zhongjiang (School of Electronics and Information, Northwestern Polytechnical University, Xi’an, China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICSPCC  ページ： 1-5  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,部分的に並列準巡回LDPC(QC LDPC)復号器アーキテクチャのためのコンパクトなメモリ戦略を提案した。1メモリ侵入,硬判定のためのメモリバンク数を低減するのみならず,クロックサイクル当り複数のデータアクセスを容易にするへのいくつかの隣接列硬判定と外因性メッセージを圧粉することにより,復号器のスループットは増加した。を,XilinxXC5VLX320デバイスへのCCSDS LDPC復号器のFPGA実装を提案した方法を用いることの重要な利点を実証した。著者らの復号器は,配置配線後に250MHzの最大周波数で動作し,14回の反復で2Gbpsまでのスループットを達成できることを示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 周波数 ,  *復号器 ,  スループット ,  計算機アーキテクチャ ,  配線 ,  *高速度 ,  記憶装置
準シソーラス用語： FPGA実装 ,  データアクセス ,  メモリバンク ,  *LDPC , 【Automatic Indexing@JST】

分類 (1件)： 符号理論  (ND02030R)

タイトルに関連する用語 (4件)： コンパクト ,  QC ,  LDPC ,  復号器