文献

J-GLOBAL ID：201802239265836117   整理番号：18A0615367

特定用途向けネットワークオンチップのためのLagrange緩和法に基づくルーティング経路割当【Powered by NICT】

Lagrangian relaxation-based routing path allocation for application-specific network-on-chips

著者 (4件)： Huang Jinglei (Department of Electronic Science and Technology, University of Science and Technology of China, Hefei 230027, China) ,  Zhong Wei (Department of Electronic Science and Technology, University of Science and Technology of China, Hefei 230027, China) ,  Li Zhigang (Department of Electronic Science and Technology, University of Science and Technology of China, Hefei 230027, China) ,  Chen Song (Department of Electronic Science and Technology, University of Science and Technology of China, Hefei 230027, China)
資料名： Integration. the VLSI Journal  (Integration. the VLSI Journal)
巻： 61  ページ： 20-28  発行年： 2018年 
JST資料番号： H0891A  ISSN： 0167-9260  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： 特定用途向けネットワークオンチップ(ASNoC)は,ナノスケールシステムに及ぼすチップの観点におけるグローバル通信の課題に対処するために有望な解決策として提案されている。しかし,コアの数はチップ上に増加すると,消費電力と通信遅延はASNoCsにおけるルーティング経路割当のための主要な挑戦を提示する。本研究では,コアのフロアプラン結果とクラスタリングが与えられたとき,制約下での電力消費を最小化しながら,交通流を経路選定のためのLagrange緩和に基づく効率的ルーティング経路割当アルゴリズム,待ち時間制約,物理的リンク容量制約,およびスイッチポート制約などを提案した。添加では,デッドロックを防止するためのバックトラッキング法に基づく改良最短経路のアルゴリズム,NoCの正しい動作のための臨界を提案した。著者らの実験結果は,提案した方法の有効性を示した;法はデッドロック除去法を支持しない設計と比較して1%以下の電力オーバヘッドを持っている。Copyright 2018 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】

シソーラス用語： 電力消費 ,  フロアプラン ,  待ち時間 ,  通信 ,  アルゴリズム ,  デッドロック ,  消費電力 ,  *経路選定 ,  電力 ,  バックトラッキング
準シソーラス用語： オーバヘッド ,  容量制約 ,  通信遅れ ,  *Lagrange緩和法 ,  *ネットワークオンチップ , 【Automatic Indexing@JST】

著者キーワード (4件)： 特定用途向けネットワークオンチップ(ASNoC) ,  ルーティング経路割当 ,  Lagrange緩和 ,  デッドロックのない

分類 (2件)： 半導体集積回路  (NC03162T) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (5件)： ネットワークオンチップ ,  Lagrange緩和法 ,  ルーティング ,  経路 ,  割当