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J-GLOBAL ID：201802239618500659   整理番号：18A0203009

組合せシステム設計のためのサブ閾値断熱論理(SAL)系ビルディングブロック【Powered by NICT】

Subthreshold adiabatic logic (SAL) based building blocks for combinational system design

著者 (3件)： Ranjith K G (VLSI & Embedded Systems, R.V.C.E. Bengaluru-59) ,  Chavan Arun Kumar P (Dept. of ECE, R.V.C.E. Bengaluru-59) ,  Aradhya H.V. Ravish (Dept of ECE, R.V.C.E. Bengaluru-59)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： RTEICT  ページ： 96-100  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： サブ閾値断熱論理(SAL)は,非常に低消費電力を必要とすると性能集約的でない応用に使用できることを省電力技術である。本稿ではSALを調べ,組合せシステムのための基本的なビルディングブロックは,45nm技術ノードにおけるCadenceを用いて実装し,シミュレートした。結果は源から送達されたパワー,信号伝搬における遅延と計算機電力遅延積(PDP)を考慮した対応するCMOS実装と比較した。源から供給された相対パワーは,それぞれのCMOS実装と比較したSALの場合ほぼ50dB低減することを観測した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *システム設計 ,  信号伝送 ,  集中化 ,  CMOS
準シソーラス用語： 省電力 ,  低電力化 ,  *ビルディングブロック ,  *断熱的論理回路 ,  *サブ閾値 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (6件)： 組合せ ,  システム設計 ,  サブ閾値 ,  断熱論理 ,  系 ,  ビルディングブロック