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J-GLOBAL ID：201802240915105566   整理番号：18A0503474

ソース・コンパイラを用いた配線混雑改善の高位設計フロー

Congestion Aware High Level Synthesis Design Flow with Source Compiler

著者 (2件)： 立岡真人 (北陸先端科学技術大学院大) ,  金子峰雄 (北陸先端科学技術大学院大)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 117  号： 455(VLD2017 89-128)  ページ： 43-48  発行年： 2018年02月21日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 高位合成を用いる場合,最適化されたRTLを得るには入力コードの最適化が必要である。Cプログラム作成時に配線混雑を考慮するには物理情報が不足しているため配線混雑を考慮した高位合成入力モデル作成は困難である。従来手法では高位合成出力RTLを物理論理合成により配線混雑箇所を検出し,その情報から高位合成入力モデルを修正することにより改善している。RTLから検出と高位合成入力モデル修正の作業のイタレーションが発生する。本稿ではソース・コンパイラを用いて高位合成入力モデル上で配線混雑部の検出を行い,コード最適化を行う高位設計フローを提案する。(著者抄録)

シソーラス用語： *コンパイラ ,  *配線 ,  *輻輳制御 ,  *システム設計 ,  *経路選定 ,  *論理合成 ,  *回路設計 ,  生産 ,  C言語 ,  C++言語 ,  LSI【IC】
準シソーラス用語： 高位設計 ,  高位合成 ,  RTL ,  自動生成

分類 (1件)： 集積回路一般  (NC03161C)

引用文献 (11件)：

• J. Wu, C. Ma, and B. Huang, Congestion Aware High Level Synthesis Combined with Floorplanning, PACIIA'08, Pages 935-938, 2008.
• J. Cong, B. Liu, G. Luo, and R. Prabhakar. Towards Layout-Friendly High Level Synthesis. ISPD'12, Pages 165-172, 2012.
• J.Cong, and B. LiuA. Metric for Layout-Friendly Microarchitecture Optimization in High Level Synthesis. DAC'12, Pages 1239-1244, 2012.
• J. Um, J. Kim, and T. Kim, Layout-Driven Resource Sharing in High-Level Synthesis. ICCAD'02, Pages 614-618, 2002.
• M. Clarke, D. Hammerschlag, M. Rardon and A. Sood. Eliminating Routing Congestion Issues with Logic Synthesis. Cadence White Paper, http://www.cadence.com/rl/resources/white_papers/routing_congestion_wp.pdf

タイトルに関連する用語 (4件)： ソース ,  コンパイラ ,  高位設計 ,  フロー