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J-GLOBAL ID：201802242060089602   整理番号：18A1046939

TSVを意識した3Dテストラッパーチェーンの最適化【JST・京大機械翻訳】

TSV-aware 3D test wrapper chain optimization

著者 (2件)： Wu Yu-Yi (Department of Electronic Engineering, Chung Yuan Christian University, Taoyuan, Taiwan) ,  Huang Shih-Hsu (Department of Electronic Engineering, Chung Yuan Christian University, Taoyuan, Taiwan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： VLSI-DAT  ページ： 1-4  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 三次元(3D)システムオンチップ(SoC)はMooreの法則を継続するための有望な解決策を提供するが,それは挑戦的な問題をもたらし,その一つは三次元試験ラッパチェーン最適化問題である。試験時間の最小化は常に集積回路(IC)試験における主要な目標であるので,すべてのラッパチェーンの長さのバランスは3D SoCに対する重要な関心事である。しかしながら,3D SoCに対しては,交差層ラッパ要素を接続してラッパ鎖を形成するために,スルーシリコンビア(TSV)が必要である。したがって,これらのラッパチェーンのバランスに加えて,必要なTSVの数を減らす必要がある。以前の研究はTSV数を低減するために後処理アプローチのみを用いているので,TSV数に対する厳密な制約が与えられれば適用できない可能性がある。本論文では,3D試験ラッパチェーン最適化を実行するためのTSV認識手法を提案した。最適化目標は,与えられたTSV数制約の下で試験時間を最小化することである。ITC’02ベンチマーク回路による実験は,著者らの方式が与えられたTSVカウント制約の下で最小試験時間を達成することができることを一貫して示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 集積回路 ,  *三次元 ,  最適化問題 ,  *最適化 ,  後処理
準シソーラス用語： ベンチマーク回路 ,  シリコン貫通ビア ,  *ラッパー ,  クロスレイヤ ,  Mooreの法則 ,  システムオンチップ , 【Automatic Indexing@JST】

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： TSV ,  意識 ,  3D ,  最適化