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J-GLOBAL ID：201802242873391595   整理番号：18A0079359

tiled MPSoCのための領域に基づくキャッシュコヒーレンス【Powered by NICT】

Region based cache coherence for tiled MPSoCs

著者 (4件)： Srivatsa Akshay (Chair for Integrated Systems, Technical University of Munich) ,  Rheindt Sven (Chair for Integrated Systems, Technical University of Munich) ,  Wild Thomas (Chair for Integrated Systems, Technical University of Munich) ,  Herkersdorf Andreas (Chair for Integrated Systems, Technical University of Munich)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： SOCC  ページ： 286-291  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： より速く,よりエネルギー効率の良い計算のための必要性は,分散共有メモリ階層を用いたマルチコア時代をもたらした。単一コアアーキテクチャと比較した場合,一次目標は低周波数と供給電圧で短い実行時間を達成する総合的に複数処理要素上への並列タスクを分散させることである。この手法の主要な課題は,局所,低遅延記憶アクセスとコヒーレンスおよび同期管理のための低オーバヘッドを達成する方法である。タイルメニーコアアーキテクチャにおける大域的コヒーレンスを可能にするコスト効率的な方法でスケールしないと並列性の限られた程度での適用に要求されるもではないと信じている。本論文では,ベースのキャッシュコヒーレンス方式新しい領域,コヒーレンスが柔軟にサイズが閉じ込められたセット計算と記憶タイル内のハードウェアディレクトリにより提供された)を提案した。データ配置とタスクマッピングはアプリケーション性能に大きな影響を有しており,領域ベースコヒーレンスと関連して考慮すべきであることを示した。アプローチはPARSECから負荷を用いた高レベルシミュレーションモデルを用いて評価した。実験は多重計算タイルと領域ベースのアプローチは,名目上同一の計算とメモリ資源を持つ単一タイル構造と比較して最大2.5倍に性能を増加させることを示す。メモリ帯域幅を効果的に増加した,独立したローカルメモリアクセスは,通常,タイル間リモートメモリアクセスのペナルティを上回る。著者らのアプローチは,従来方式と比較して有意にディレクトリ構造を減少させ,それは大きなMPSoC(領域当たり4タイルを用いた16タイルシステムのための41.4%eg.)のスケーラビリティを実現した。データへのタスク配置を考慮して,本研究は12.7倍まで,性能変化につながる可能性があることを示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 記憶装置 ,  多重化 ,  帯域幅 ,  応用プログラム ,  LF【周波数】 ,  エネルギー効率 ,  ディレクトリ ,  ペナルティ ,  *コヒーレンス
準シソーラス用語： データ配置 ,  情報へのアクセス ,  実行時間 ,  供給電圧 ,  マルチコアプロセッサ ,  分散共有メモリ , 【Automatic Indexing@JST】

分類 (2件)： 記憶方式  (JC02040V) ,  計算機網  (JC03000K)

タイトルに関連する用語 (2件)： MPSoC ,  キャッシュコヒーレンス