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J-GLOBAL ID：201802243123451983   整理番号：18A0075329

パストランジスタと比較諸性能パラメータを用いた低電力と面積効率的な半加算器の設計【Powered by NICT】

Design of low power and area efficient half adder using pass transistor and comparison of various performance parameters

著者 (5件)： Kumar Prashant (Department of Electronics and Communication Engineering, Graphic Era University, Dehradun-248002, India) ,  Bhandari Navaneet Singh (Department of Electronics and Communication Engineering, Graphic Era University, Dehradun-248002, India) ,  Bhargav Lokesh (Department of Electronics and Communication Engineering, Graphic Era University, Dehradun-248002, India) ,  Rathi Rashmi (Department of Electronics and Communication Engineering, Graphic Era University, Dehradun-248002, India) ,  Yadav S C (Department of Electronics and Communication Engineering, Graphic Era University, Dehradun-248002, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICCCA  ページ： 1477-1482  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文の主目的は,ここでは,三個の異なる論理様式:CMOS NANDゲート論理,CMOS伝送ゲート論理,NMOSパストランジスタ論理を用いた半加算器回路を設計し低消費電力と面積占有組合せ回路を設計することである。すべての回路は5Vの電源電圧でCadenceのVirtuoso IC6.1.5,180nm CMOS技術を用いてシミュレーションと比較した。本論文では,これらの三つの論理スタイルのような電力消費,トランジスタの数,伝搬遅延,立ち上がり時間,立ち下がり時間などのいろいろな性能パラメータを比較した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電力消費 ,  組合せ回路 ,  CMOS ,  NMOS構造 ,  *トランジスタ
準シソーラス用語： 立上り時間 ,  伝搬遅延 ,  電源電圧 ,  パストランジスタ論理 ,  NAND ,  *半加算器 ,  *面積効率 ,  *低電力化 ,  *パストランジスタ , 【Automatic Indexing@JST】

分類 (2件)： 論理回路  (NC05070B) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： パストランジスタ ,  パラメータ ,  低電力 ,  面積効率 ,  半加算器 ,  設計