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J-GLOBAL ID：201802244082797885   整理番号：18A0728199

超低電力,計算誤り耐性プロセッサマイクロアーキテクチャのためのメモリシステム設計【JST・京大機械翻訳】

Memory System Design for Ultra Low Power, Computationally Error Resilient Processor Microarchitectures

著者 (8件)： Srikanth Sriseshan ,  Rabbat Paul G. ,  Hein Eric R. ,  Deng Bobin ,  Conte Thomas M. ,  DeBenedictis Erik ,  Cook Jeanine ,  Frank Michael P.
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： HPCA  ページ： 696-709  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： Dennardスケーリングは10年前に終了した。供給電圧を下げることによるエネルギー低減は,MOSFETにおいてガードバンドと60mV/10年以上のサブ閾値スロープのために制限されている。一方,新しく提案した論理素子は,著しく低い動作電圧でもドレイン電流に対して高いオン/オフ比を維持する。しかし,このような超低電力技術は,熱雑音フロアに近い動作の結果として,論理における断続的誤差を最終的に受ける。計算誤差補正は,低い信号エネルギーで動作する計算論理で起こる確率的ビット誤りを効率的に補正することにより,この問題を緩和し,それにより,供給電圧を数ミリボルトに下げることによりエネルギー低減を可能にする。より小さい数のタプルを用いた数を表す冗長剰余数システム(rrnS)に基づくコアは,エネルギー効率的な計算誤差補正を実行するための有望な候補である。しかしながら,以前のrrnSコアマイクロアーキテクチャはメモリ階層を抽象化し,RNSベースのメモリアドレスの電力性能インパクトを考慮しない。二値における非誤り訂正コアアドレスメモリと比較すると,単純なRNSベースのメモリアドレス方式は,次数/アウトオーダのコアに対して,それぞれ3x/2x以上の減速を引き起こす。本論文では,RNSに基づくメモリアクセスパターンの挙動を解析し,新しい方式とその結果としての設計空間探索の形式における解を提供し,それにより,拡張し,可angiな超低電力rrnSに基づくアーキテクチャを可能にした。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 符号誤り ,  冗長性 ,  記憶階層 ,  剰余数 ,  エネルギー効率 ,  論理素子 ,  誤り訂正 ,  *電力 ,  MOSFET ,  *計算機アーキテクチャ ,  熱雑音
準シソーラス用語： ドレイン電流 ,  サブ閾値 ,  供給電圧 ,  *超低消費電力 , 【Automatic Indexing@JST】

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (7件)： 低電力 ,  計算 ,  誤り耐性 ,  プロセッサ ,  マイクロアーキテクチャ ,  メモリシステム ,  設計