抄録/ポイント:
抄録/ポイント
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FPGAsは,再構成可能な相互接続によって引き起こされる伝搬遅延に大きく起因して,マイクロプロセッサやGPUよりも著しく低いクロック周波数を有することが多い。Stratix 10 HyperFlexアーキテクチャは,ルーティング資源を通して多数のレジスタを埋め込むことにより,この問題を低減する。しかしながら,このようなハイパーレジスタは,FPGAパイプラインで一般的に使用される背圧(すなわち,パイプラインストール)をサポートしない。本論文では,吸収FIFOを用いてパイプライン変換を提示し,評価した。これは,多数のパイプラインがHyperFlexから利益を得ることを可能にし,既存の技術によって生じる潜在的に高価な失速ペナルティを除去することを可能にする。これらの変換は,Stratix10上での著しいクロック改善を可能にするだけでなく,HyperFlexを持たないデバイスに対しても,潜在的に吸収FIFOを任意のFPGAに対するより良い高周波戦略にすることを実証した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】