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J-GLOBAL ID：201802247364220657   整理番号：18A1480645

Pynq上の動的部分再構成を利用した畳込みニューラルネットワークのためのハードウェア/ソフトウェア共設計【JST・京大機械翻訳】

Hardware/Software Codesign for Convolutional Neural Networks Exploiting Dynamic Partial Reconfiguration on PYNQ

著者 (5件)： Kastner Florian ,  JanBen Benedikt ,  Kautz Frederik ,  Hubner Michael ,  Corradi Giulio
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： IPDPSW  ページ： 154-161  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 再帰ニューラルネットワーク(RNN)に次ぐ畳込みニューラルネットワーク(CNN)は,特に画像処理に関して,産業におけるそれらの最近の成功により,Deepニューラルネットワーク(DNNs)の最も重要なサブグループである。フィールドプログラマブルゲートアレイ(FPGA)と応用スペクトル統合回路(ASIC)のようなハードウェアプラットフォームは,DNN実装のためのGraphical Processing Units(GPU)に対する実行可能な代替案となり,特に厳しい電力と性能制約を持つアプリケーションに従う。さらに,動的部分再構成をサポートするFPGAは,フィールド多重時間で再構成できる。本論文において,著者らは,実行時間の間にそれらを再構成するツールフロー設計層特異的ハードウェアブロックを提示した。推論経路の再構成部分の間,ソフトウェアで実行される。Caffeフレームワークの助けを借りてCNNの訓練を開始して,著者らはパラメータパーサを提供した。さらに,C++における層再実装テンプレートは,層固有特性による高レベル合成の助けを借りて,ソフトウェアとハードウェアにおける容易な設計層を助ける。さらに,Deep Landmark検出アプリケーションにおけるハードウェア/ソフトウェアの共設計手法とハードウェア再構成の可能性を実証した。全体のプロジェクトはGitHubで利用可能である。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 電力 ,  *再構成 ,  画像処理 ,  C++言語 ,  応用プログラム ,  *ニューラルネットワーク ,  *ハードウェア ,  FPGA ,  多重化 ,  スペクトル ,  *ソフトウェア
準シソーラス用語： パーザ ,  実行時間 ,  畳込みニューラルネットワーク ,  部分再構成 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： 部分再構成 ,  畳込みニューラルネットワーク ,  ハードウェア ,  ソフトウェア ,  設計