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J-GLOBAL ID：201802249777132719   整理番号：18A1770330

マルチレベルENVMによるオンチップディープ神経回路網記憶【JST・京大機械翻訳】

On-Chip Deep Neural Network Storage with Multi-Level eNVM

著者 (6件)： Donato Marco (Harvard University, Cambridge, MA) ,  Reagen Brandon (Harvard University, Cambridge, MA) ,  Pentecost Lillian (Harvard University, Cambridge, MA) ,  Gupta Udit (Harvard University, Cambridge, MA) ,  Brooks David (Harvard University, Cambridge, MA) ,  Wei Gu-Yeon (Harvard University, Cambridge, MA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： DAC  ページ： 1-6  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 今日のニューラルネットワーク(NN)加速器の最大性能ボトルネックの一つはオフチップメモリアクセス[11]である。本論文では,すべてのオフチップ重みアクセスを除去するために,マルチレベル,埋込み不揮発性メモリ(eNVM)を使用する方法を提案した。マルチレベルメモリセルの使用は故障の確率を増加させる。したがって,それらの特性が互いに補完するような重みとメモリを共設計し,故障は顕著なNN精度損失をもたらさない。極端な場合には,完全に接続された層の重みは単一トランジスタを用いて保存できる。重みづけとクラスタ化により,本手法はSRAMベースラインと比較してメモリ面積を1桁以上低減することを示した。VGG16(130M重み)の場合,現代のNN加速器[6]におけるSRAMに割り当てられた面積内で,4.9mm~2のすべての重みを保存することができる。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 加速器 ,  記憶装置 ,  トランジスタ ,  記憶素子 ,  ニューラルネットワーク ,  クラスタ化 ,  不揮発性メモリ ,  重みづけ ,  基準線 ,  SRAM ,  *神経回路網
準シソーラス用語： *マルチレベル , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (2件)： マルチレベル ,  神経回路網