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J-GLOBAL ID：201802249930275524   整理番号：18A1044357

SPDIFのための低ジッタ位相同期ループの研究【JST・京大機械翻訳】

A study of low jitter phase locked loop for SPDIF

著者 (2件)： Kim JiHoon (Soongsil University, School of Electronic Engineering, Seoul, Korea) ,  Moon Yong (Soongsil University, School of Electronic Engineering, Seoul, Korea)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISOCC  ページ： 184-185  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： CDR(Clockデータ回復)回路は,シリアルデータ通信のための必須要素である。S/PDIFは2Tと3Tから多くのジッタを発生する。PLLは,周波数が2Tと3T部分で変化することを認識する。周波数の変化はブロックのロッキングを失う。ジッタを低減するために,3T検出器リセット回路を設計した。9つの周波数の出力ジッタ仕様を満たした。本研究では65nm CMOSプロセスを用いた。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 通信 ,  周波数 ,  *位相同期ループ ,  CMOS ,  検出器 ,  *ジッタ
準シソーラス用語： ロッキング ,  データ復元 ,  *低ジッタ , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  光通信方式・機器  (ND10000B)

タイトルに関連する用語 (3件)： 低ジッタ ,  位相同期ループ ,  研究