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J-GLOBAL ID：201802251064397888   整理番号：18A2022464

65nm CMOSにおける非バイナリ分割容量DACを用いた1.4mW 10ビット150MS/s SAR ADC【JST・京大機械翻訳】

A 1.4-mW 10-Bit 150-MS/s SAR ADC With Nonbinary Split Capacitive DAC in 65-nm CMOS

著者 (4件)： Li Dengquan (School of Microelectronics, Xidian University, Xi’an, China) ,  Zhu Zhangming (School of Microelectronics, Xidian University, Xi’an, China) ,  Ding Ruixue (School of Microelectronics, Xidian University, Xi’an, China) ,  Yang Yintang (School of Microelectronics, Xidian University, Xi’an, China)
資料名： IEEE Transactions on Circuits and Systems 2: Express Briefs  (IEEE Transactions on Circuits and Systems 2: Express Briefs)
巻： 65  号： 11  ページ： 1524-1528  発行年： 2018年 
JST資料番号： W0347A  ISSN： 1549-7747  CODEN： ITCSFK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,非二値探索技術を用いた高速連続近似レジスタアナログ-ディジタル変換器(ADC)について述べた。最初の5つの決定ステップに冗長性を挿入することにより,ディジタル-アナログ変換器(DAC)整定誤差を許容でき,整定時間を低減することができる。さらに,分割コンデンサ技術を採用して,変換速度をさらに上げた。分割スイッチング法により,DACリセット相では共通モード電圧は必要でなく,動的オフセットも除去できる。完全加算器ベースの符号器を用いて,生の11ビットから10ビットの二値符号を変換し,より少ない電力ペナルティを示した。65nm CMOSで作製したプロトタイプADCは,150msのサンプリングレートで51.1dB SNDRと62.3dB SFDRを達成した。それは1.4mWを消費し,31.8fJ/変換ステップの性能指数をもたらした。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： プロトタイプ ,  高速度 ,  コンデンサ ,  スイッチング ,  オフセット ,  ペナルティ ,  電圧 ,  符号器 ,  *冗長性 ,  加算器 ,  電力 ,  近似法
準シソーラス用語： サンプリング速度 ,  バイナリコード ,  *バイナリー , 【Automatic Indexing@JST】

分類 (2件)： 符号理論  (ND02030R) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： CMOS ,  バイナリ ,  DAC ,  SAR ,  ADC