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J-GLOBAL ID：201802253013003600   整理番号：18A1046934

マルチセンサ応用における共有待ち行列のための28nm近/サブ閾値二重ポートFIFOメモリ【JST・京大機械翻訳】

28nm near/sub-threshold dual-port FIFO memory for shared queues in multi-sensor applications

著者 (7件)： Wu Yi-Chun (Department of Electronics Engineering, National Chiao Tung University, Taiwan) ,  Huang Po-Tsang (International College of Semiconductor Technology, National Chiao Tung University, Taiwan) ,  Wu Shang-Lin (Department of Electronics Engineering, National Chiao Tung University, Taiwan) ,  Lung Sheng-Chi (Faraday Technology Inc., Hsinchu, Taiwan) ,  Wang Wei-Chang (Faraday Technology Inc., Hsinchu, Taiwan) ,  Hwang Wei (Department of Electronics Engineering, National Chiao Tung University, Taiwan) ,  Chuang Ching-Te (Department of Electronics Engineering, National Chiao Tung University, Taiwan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： VLSI-DAT  ページ： 1-4  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： エネルギー制限マルチセンシングプラットフォームのために,超低電力待ち行列設計は,様々なサンプリング周波数で低速センシングデータを保存するための重要な挑戦の1つである。本論文では,統一待ち行列アーキテクチャにおける共有待ち行列に対して,近/サブ閾値デュアルポート一次(FIFO)メモリを提案した。この超低電力FIFOメモリを設計し,ビットインタリーブ12T近傍/サブ閾値デュアルポートSRAMビットセル,書込み/読取補助回路,および適応タイミング追跡回路を用いて実装した。12Tビットセルは,読取と書込み半選択擾乱の両方を除去する。さらに,適応可能なタイミング追跡回路と負のビットライン回路を用いて,PVTの変動に対して,それぞれ,書込み能力を強化した。さらに,自己タイミングポインタと短いリップルビットラインを設計して,大きな負荷を有するグローバルな長い金属ラインを避けた。UMC 28nm HKMG CMOS技術において,256個の16個の二重ポートFIFOメモリを実装した。このFIFOメモリは0.4Vで動作し,読出し動作を10MHzで行うことができる。さらに,提案した設計技術に基づいて60%までの電力削減を達成できる。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 電力 ,  低速度 ,  *FIFO ,  CMOS ,  SRAM ,  *待ち行列 ,  *記憶装置 ,  計算機アーキテクチャ ,  *ポート
準シソーラス用語： 読出し ,  ビット線 ,  サンプリング周波数 ,  超低消費電力 ,  *サブ閾値 ,  マルチセンサ , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (7件)： マルチセンサ ,  応用 ,  共有 ,  待ち行列 ,  サブ閾値 ,  ポート ,  FIFOメモリ