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J-GLOBAL ID：201802253020606893   整理番号：18A0707809

持続可能なIC設計と製作【JST・京大機械翻訳】

Sustainable IC design and fabrication

著者 (7件)： Kline Donald (Dept. of ECE, University of Pittsburgh, Pittsburgh, PA 15261) ,  Parshook Nikolas (Dept. of ECE, University of Pittsburgh, Pittsburgh, PA 15261) ,  Johnson Alex (Dept. of ECE, University of Pittsburgh, Pittsburgh, PA 15261) ,  Stine James E. (Dept. of ECE, Oklahoma State University Stillwater, OK 74078) ,  Stanchina William (Dept. of ECE, University of Pittsburgh, Pittsburgh, PA 15261) ,  Brunvand Erik (Dept. of CS, University of Utah Salt Lake, UT 84112) ,  Jones Alex K. (Dept. of ECE, University of Pittsburgh, Pittsburgh, PA 15261)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： IGSC  ページ： 1-8  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 使用段階における低エネルギーコンピューティングは,それが深くスケールされたCMOSの熱密度問題に対処するのを助け,モバイルコンピューティングプラットフォームの電池寿命を最大化し,また持続可能性を扱うので,説得力がある。残念ながら,CMOS集積回路(IC)の製造の環境影響は,特に低エネルギーでモバイルコンピューティング製品に対して,計算システムの運用段階を増加させ,急速に捉えている。これは,光リソグラフィーや計測コストの増加などの,ますます小さい形状の作製技術の傾向によるものである。注目することなく,IC製造は,ICの寿命にわたる炭素排出の主要なエネルギー消費者と供給源になる可能性がある。IC製造の環境影響を評価するためのスケール化パラメータ化モデルを提案した。これは130nmから32nmの技術にスケールでき,プロセス技術の段階的変化を説明できる。このモデルを用いて可能な解析のタイプの例として,これらの技術ノードにおける金属スタックの変化の環境影響を実証した。著者らの結果は,市販の設計フローとパラメータ化モデルから計算した金型面積に基づいて,8から6層への金属層の数の変化は,それぞれ,130nm,90nm,65nm技術に対して9.5%,13.8%,および13%の平均節約をもたらし,シナリオに依存して,この差を最大化するための運転エネルギー節約を可能にした。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 省エネルギー ,  計算機システム ,  *環境影響 ,  CMOS ,  高速度 ,  エネルギー消費 ,  フォトリソグラフィー ,  パラメタリゼーション ,  モバイルコンピューティング
準シソーラス用語： 集積回路製造 ,  CMOS集積回路 ,  持続可能性 ,  電池寿命 ,  低エネルギー ,  *集積回路設計 , 【Automatic Indexing@JST】

分類 (3件)： 環境問題  (SA01020V) ,  半導体集積回路  (NC03162T) ,  ディジタル計算機方式一般  (JC02010O)

タイトルに関連する用語 (2件)： IC設計 ,  製作