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J-GLOBAL ID：201802253807398316   整理番号：18A0407728

CPU-FPGA密結合アーキテクチャを用いたNFV応用の加速【Powered by NICT】

Accelerating NFV application using CPU-FPGA tightly coupled architecture

著者 (5件)： Watanabe Yoshikazu (System Platform Research Laboratories, NEC Corporation, Kawasaki, Kanagawa 211-8666, Japan) ,  Kobayashi Yuki (System Platform Research Laboratories, NEC Corporation, Kawasaki, Kanagawa 211-8666, Japan) ,  Takenaka Takashi (System Platform Research Laboratories, NEC Corporation, Kawasaki, Kanagawa 211-8666, Japan) ,  Hosomi Takeo (System Platform Research Laboratories, NEC Corporation, Kawasaki, Kanagawa 211-8666, Japan) ,  Nakamura Yuichi (System Platform Research Laboratories, NEC Corporation, Kawasaki, Kanagawa 211-8666, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICFPT  ページ： 136-143  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ネットワーク機能可視化(NFV)は,通信キャリアのための新しいネットワーキングアーキテクチャになっている。NFVは,専用ハードウェアの代わりにソフトウェアと市販既製品(COTS)サーバをネットワーク機能を達成した。ソフトウェアベースアプローチはコストを低減するために期待されているが,それは性能問題を引き起こす可能性がある。CPU-FPGA(フィールドプログラマブル密結合アーキテクチャは近い将来におけるCOTSサーバに利用できる可能性がある。本論文では,このようなCPU-FPGA(フィールドプログラマブルアーキテクチャを利用する加速NFV適用を提案した。加速の提案した方法は,データ面開発キット(DPDK)リング待ち行列,ネットワークソフトウェアでしばしば用いられるを用い,FPGAとCPU間の通信インタフェイス。FPGAとCPU間のバスを効率的に使用するリング操作とテーブルルックアップ操作のための二つの最適化を提案した。実際CPU+FPGAベースプラットフォームを用いた提案手法,NFV応用,すなわち,vCPEを評価した。結果は評価システムは2×40GbEインターネットトラヒックを収容でき,x1 0.33によるvCPEサーバとして容量を増加させることを明らかにした。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 通信 ,  可視化 ,  待ち行列 ,  ソフトウェア ,  最適化 ,  ネットワーク ,  *計算機アーキテクチャ ,  *FPGA
準シソーラス用語： 評価システム ,  テーブルルックアップ ,  通信インタフェイス ,  ネットワークソフトウェア ,  開発キット ,  市販品 ,  専用ハードウェア , 【Automatic Indexing@JST】

分類 (2件)： 計算機網  (JC03000K) ,  通信網  (ND07030A)

タイトルに関連する用語 (5件)： CPU ,  FPGA ,  アーキテクチャ ,  応用 ,  加速