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J-GLOBAL ID：201802253810562202   整理番号：18A0195387

65nm SOTB CMOSにおけるA DC用の0.55Vバックゲート制御されたリングVCO【Powered by NICT】

A 0.55 V back-gate controlled ring VCO for ADCs in 65 nm SOTB CMOS

著者 (3件)： Yoshio Tsunehiro (Division of Electrical and Electronic Engineering, Graduate School of Engineering, Osaka Institute of Technology, 5-16-1 Omiya, Asahi-ku, Osaka, 535-8585, Japan) ,  Kihara Takao (Division of Electrical and Electronic Engineering, Graduate School of Engineering, Osaka Institute of Technology, 5-16-1 Omiya, Asahi-ku, Osaka, 535-8585, Japan) ,  Yoshimura Tsutomu (Division of Electrical and Electronic Engineering, Graduate School of Engineering, Osaka Institute of Technology, 5-16-1 Omiya, Asahi-ku, Osaka, 535-8585, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： APMC  ページ： 946-948  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 遅延セルからなる電圧制御リング発振器(VCO)は,アナログ-ディジタル変換器(ADC)における入力信号の振幅と振動周波数を変化させた。周波数を制御するために以前に報告された方法は,遅延セルに必要な電圧ヘッドルームのためA DCの入力範囲を減少させる。これは低供給電圧(<0.6 V)で達成可能な信号対雑音比(SNR)を制限している。ケイ素-on-thin-buried-オキシド(SOTB)CMOSにおけるバックゲート制御を用いた0.55VリングVCOを提案した。SOTB MOSトランジスタである低電圧動作に非常に適している,しきい値電圧がその小さな変動と低漏れ電流による低いからである。遅延セルにおけるSOTB NMOSおよびPMOSトランジスタのバックゲート電圧は,フルスケール入力信号を扱い,周波数同調範囲を拡大するために特異的に調節される。30遅延セルのリングVCOを65nmディジタルSOTB CMOSプロセスで作製した。は0.20×0.016mm~2を占め,1MHzオフセットで 101.7dBc/Hzの位相雑音と0.55V電源で0.72mWの消費電力で556MHzで振動する。提案したリングVCOは,以前に報告された低電圧(<1.0 V)CMOSリングVCOの中で最高のFoM( 158.0 dBc/Hz)を達成した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： ディジタル方式 ,  SN比 ,  リング発振器 ,  AD変換器 ,  消費電力 ,  周波数 ,  *CMOS ,  電圧 ,  NMOS構造 ,  漏れ電流 ,  電圧制御 ,  位相雑音
準シソーラス用語： 低電圧 ,  *バックゲート ,  *ゲート制御 , 【Automatic Indexing@JST】

分類 (2件)： 発振回路  (NC05020Y) ,  AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (5件)： CMOS ,  DC ,  バック ,  ゲート制御 ,  VCO