文献

J-GLOBAL ID：201802254241941914   整理番号：18A2040854

高精度ニューラルネットワーク加速のためのRNSハードウェア行列乗算器:「RNS TPU」【JST・京大機械翻訳】

RNS Hardware Matrix Multiplier for High Precision Neural Network Acceleration: ”RNS TPU”

著者 (1件)： Olsen Eric B. (Inc, Digital System Research, Henderson, NV, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： ISCAS  ページ： 1-5  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ニューラルネットワークのハードウェア加速,機械学習,Web探索,および他の応用のための効率的行列乗算を実行する演算回路を導入した。この回路は乗算器-蓄積器の二次元収縮アレイの平坦性から構成されている。これらの収縮アレイは,高精度,固定小数点RNS演算を用いてデータを処理するハードウェア行列乗算器を形成するために接続される。行列乗算器は,各RNS数字をそれ自身の専用行列乗算器ユニットに分割することにより,RNS演算のキャリーフリー特性を利用する。並列に数字行列乗算器の数を操作することによって,適切なRNS単語サイズを実現した。各分割された数字行列乗算器は,積和,あるいはドット積の多様性を処理する。ドット積和が完全であると,行列乗算器は各総和を正規化パイプラインユニットに移動させる。収縮アーキテクチャは狭いRNS桁符号化に好都合であるので,高速加算器と乗算器を用いて,最小IC面積で各桁行列乗算器を実現した。これらの特徴と他の結果は,特に高精度実装を比較するとき,2値固定小数点演算に対してより大きな速度と効率をもたらす。FPGAに基づく実装と解析を用いて,RNS行列乗算器は,行列乗算の次元が十分に大きい二値行列乗算器よりも7~9倍効率的に32.32の固定小数点演算の行列乗算を実行する。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 加算器 ,  FPGA ,  正規化 ,  機械学習 ,  固定小数点演算 ,  計算機アーキテクチャ ,  二次元 ,  高速度 ,  *乗算器 ,  *ハードウェア ,  演算 ,  単語 ,  *ニューラルネットワーク
準シソーラス用語： *行列積 ,  *高精度 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (7件)： ニューラルネットワーク ,  加速 ,  RNS ,  ハードウェア ,  行列 ,  乗算器 ,  TPU