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J-GLOBAL ID：201802255519259742   整理番号：18A0615376

トリゲートFinFET技術のための高速読み出しと書き込みマージンを用いた近しきい値10T微分SRAMセル【Powered by NICT】

A near-threshold 10T differential SRAM cell with high read and write margins for tri-gated FinFET technology

著者 (3件)： Limachia Mitesh (Department of Electronics&Communication, Nadiad 387001, Gujarat, India) ,  Thakker Rajesh (Department of Electronics&Communication, Vishwakarma Government Engineering College, Chandkheda, Gujarat, India) ,  Kothari Nikhil (Department of Electronics&Communication, Nadiad 387001, Gujarat, India)
資料名： Integration. the VLSI Journal  (Integration. the VLSI Journal)
巻： 61  ページ： 125-137  発行年： 2018年 
JST資料番号： H0891A  ISSN： 0167-9260  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： 本論文では,微分読取/書込演算を用いた近しきい値領域で動作する新しい10T SRAMビットセルを提案した。セル構造は市販の6T SRAMセルと似ている接合部を有する六本体トランジスタから成る書込み性能を改善し,読取性能を改善するために,細胞の各側に別々の読出しバッファを持っている。提案したビットセルの有効性は近V_T・スーパーV_T動作領域におけるHSPICEシミュレーションの助けを借りて20nmゲートFinFET技術で試験した。提案したビットセルの性能特性は,他の最近報告された10Tと8T差動検出ビットセルと比較して,市販の6T細胞を紹介した。提案したビットセルは,近いV_T運転領域における10T PPN,8T SRAM NEWと6Tビットセルそれぞれと比較して6.57%,33.33%および51.64%高いRSNMを達成した。提案したビットセルの読み出し遅延,書込み遅延と静的電力消費は,両動作領域における6Tビットセルのそれと同等であった。提案したビットセルを用いたSRAM回路の全体的電気的品質は近いV_T運転領域における10T PPN,8T SRAM NEWと6Tビットセルのそれと比較して8.192%,1.13%および2.39倍まで増強された。等読取りデータ安定性条件下での6T,8T SRAM NEWと10t PPNビットセルそれぞれと比較して,提案したビットセルは,38.8%,30%および5.54%低いV_DDで動作可能である。ビットセル安定性に及ぼすプロセス変動の影響は10,000モンテカルロシミュレーションにより研究した。研究は,提案したビットセルはV_DD=0.5でも全ての操作に必要な六シグマ値(6σ)を満たすことを示した。 40°Cから100°Cまでの温度上昇のためのビットセル性能測定基準における変化も研究した。Copyright 2018 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】

シソーラス用語： 昇温 ,  *SRAM ,  接合部 ,  演算 ,  品質 ,  *高速度 ,  シミュレーション ,  トランジスタ ,  *微分 ,  電力消費
準シソーラス用語： 低電圧 ,  モンテカルロシミュレーション ,  プロセス変動 ,  HSPICE ,  *FinFET , 【Automatic Indexing@JST】

著者キーワード (4件)： FinFET ,  低電圧SRAM ,  プロセス変動 ,  近しきい値SRAM

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (9件)： トリ ,  ゲート ,  FinFET ,  読み出し ,  書き込みマージン ,  しきい値 ,  微分 ,  SRAM ,  セル