文献

J-GLOBAL ID：201802255706735668   整理番号：18A2023419

RASP適合ツールの下での組合せデータフローVerilog HDL設計のための提案された故障注入,試験および硬さ解析の検証【JST・京大機械翻訳】

Validation of the Proposed Fault Injection, Test and Hardness Analysis for Combinational Data-Flow Verilog HDL Designs Under the RASP-FIT Tool

著者 (3件)： Khatri Abdul Rafay ,  Hayek Ali ,  Borscok Josef
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： DASC/PiCom/DataCom/CyberSciTech  ページ： 544-551  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： FPGA上のディジタル設計におけるコンポーネントの凝縮サイズにより,ソフトエラーにより許容できる信頼度を保証することは困難である。これらの設計は,様々な抽象レベル,例えばゲートレベル,データフロー,および行動におけるハードウェア記述言語(HDL)においてほとんど利用可能である。故障注入(FI)は,そのような設計の信頼性を評価する良く知られた技術である。FPGAに基づく設計のためのFI技術はエミュレーションとシミュレーションに基づく技術に分類される。シミュレーションに基づくFI(SBFI)ツールは,設計のハードウェアモデルを研究し,設計者がFPGA設計と開発フローの初期段階における設計をテストし,検証するのを助ける。テスト,信頼性解析,および故障シミュレーション応用は,故障注入キャンペーンの間のオリジナル設計の故障モデルを必要とする。したがって,任意の抽象レベルで書かれた元の設計の故障モデルを自動的に生成することができるツールを必要とし,故障注入試験と信頼性解析を実行する。本論文において,故障注入ツール(RASP-FIT)を提示して,それは自動コード改質装置(故障注入アルゴリズム),故障注入制御装置および結果解析装置から成った。以前に,工具は,ゲートレベル設計のためのコード修正,試験および硬度解析に用いられている。本論文では,データフローベンチマーク設計に対して,結果分析器技術と共にコード調整器の強化を適用した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： FPGA ,  信頼度 ,  ハードウェア記述言語 ,  *硬度 ,  ディジタル方式 ,  ソフトエラー ,  凝縮 ,  アルゴリズム ,  エミュレーション ,  信頼性解析
準シソーラス用語： 故障モデル ,  故障シミュレーション ,  *故障注入 ,  *Verilog ,  *データフロー , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (12件)： ツール ,  組合せ ,  データフロー ,  Verilog ,  HDL ,  設計 ,  提案 ,  故障注入 ,  試験 ,  硬さ ,  解析 ,  検証