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J-GLOBAL ID：201802256581781372   整理番号：18A0444270

神経記録応用のための低電力高速比較器設計【Powered by NICT】

Low power high speed comparator design for neural recording application

著者 (2件)： Joshi Shraddha (YCCE Nagpur) ,  Gugulothu Somulu (YCCE Nagpur)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICCSP  ページ： 0529-0532  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： アナログ信号を変換ディジタルインタフェイスであるアナログ-ディジタル変換器(ADC)は,データ貯蔵,無線通信システムなどの様々な用途に不可欠な要素である。本稿では非常に低い電力を散逸するA DCの設計と高速を持つための種々の方法を議論した。一次目的は,ブレインマシンインタフェイスのためのSARA DCを設計することである。考慮により,低消費電力と高速コンパレータの必要性は,90nm CMOS技術を用いた歩調スペクターで設計し,シミュレートした。Vcm緩衝液は,コンパレータの前置増幅器として使用できる実装した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 前置増幅器 ,  AD変換器 ,  CMOS ,  *電力 ,  データ蓄積 ,  歩容 ,  *コンパレータ ,  *高速度
準シソーラス用語： ブレインマシンインタフェイス ,  無線システム ,  アナログ信号 ,  *低電力化 ,  *神経記録法 , 【Automatic Indexing@JST】

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (5件)： 神経記録 ,  応用 ,  低電力 ,  比較器 ,  設計