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J-GLOBAL ID：201802257160817861   整理番号：18A0848889

ナノ電子1s1Rセルに基づく論理関数の実装に用いる連想メモリのアーキテクチャと最適化【JST・京大機械翻訳】

Architecture and optimization of associative memories used for the implementation of logic functions based on nanoelectronic 1S1R cells

著者 (2件)： Heittmann Arne (Chair of Integrated Digital Systems and Circuit Design, RWTH-Aachen University, Germany) ,  Noll Tobias G. (Chair of Integrated Digital Systems and Circuit Design, RWTH-Aachen University, Germany)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： DATE  ページ： 1496-1499  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 任意の論理/算術関数の実現のために,二値連想メモリとナノ電子抵抗スイッチに基づく神経形態アーキテクチャを提案した。デバイスの変動性の影響を緩和することにより回路の信頼性を向上させるために,2-out-of-n符号を検出する誤差に基づく非自明符号集合のサブセットを完全に用いて,オペランド,結果,および中間状態を符号化した。2つの機能は,ミキサメモリ,相関器メモリ,および応答メモリをカスケードすることにより実現できる。クラス固有の単語線カバレッジに基づく新しいコスト関数の導入により,確率的最適化を,アクティブ増幅器の全体数を最小化する目的で適用した。種々の模範関数に対して,最適化アーキテクチャを標準コスト関数を用いて得られた解に対して比較した。特に,ワード線被覆の考慮は,著しい回路圧縮をもたらすことを示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： *最適化 ,  増幅器 ,  費用関数 ,  スイッチ ,  *論理関数 ,  部分集合 ,  *記憶装置 ,  *計算機アーキテクチャ ,  相関器 ,  *連想メモリ ,  符号化 ,  単語
準シソーラス用語： ワード線 ,  確率的最適化 ,  オペランド , 【Automatic Indexing@JST】

分類 (1件)： 記憶方式  (JC02040V)

タイトルに関連する用語 (7件)： 電子 ,  セル ,  論理関数 ,  実装 ,  連想メモリ ,  アーキテクチャ ,  最適化