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J-GLOBAL ID：201802258217895123   整理番号：18A2040439

40Gb/s全ディジタル適応雑音抑制フィードフォワードフィルタと2-PAMシステムのための40並列性を持つ適応判定帰還等化器【JST・京大機械翻訳】

A 40Gb/s All-Digital Adaptive Noise-Suppression Feed-Forward Filter and Adaptive Decision Feedback Equalizer with 40 parallelisms for 2-PAM Systems

著者 (5件)： Ng Chee-Kit (National Chiao Tung University, Department of Electronics Engineering, Hsinchu,Taiwan) ,  Lin Yu-Chun (National Chiao Tung University, Department of Electronics Engineering, Hsinchu,Taiwan) ,  Liu Wei-Chang (National Chiao Tung University, Department of Electronics Engineering, Hsinchu,Taiwan) ,  Wu Chin-Feng (National Chiao Tung University, Department of Electronics Engineering, Hsinchu,Taiwan) ,  Jou Shyh-Jye (National Chiao Tung University, Department of Electronics Engineering, Hsinchu,Taiwan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： ISCAS  ページ： 1-4  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 2レベルパルス振幅変調(2-PAM)システムに対する40Gb/s全ディジタル適応雑音抑制フィードフォワードフィルタ/等化器(affe)と適応決定帰還等化器(ADFE)を示した。ADFEのための高い並列性アーキテクチャを達成するために,係数-ルックアップ方式と共にバッチモード係数更新(BMCU)ユニットを提案した。これらの方式により,新しい拡張増分係数-ルックフォワードフィルタアーキテクチャを提案し,並列ADFEの高スループット率を提供し,ハードウェアの複雑さを低減した。さらに,フィードフォワード雑音抑制アーキテクチャを,より良い信号対雑音比(SNR)を提供するために提案した。40の並列性を持つ1GHzのシステムクロックで動作する等化器を,コア面積0.23mm2の40nm CMOS技術で実装した。測定結果は,等化器性能を検証し,40Gb/sの最大スループットを,4.35pJ/ビットエネルギー効率で0.9V供給の下で達成した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *等化器 ,  CMOS ,  スループット ,  ロット ,  エネルギー効率 ,  PAM【信号】 ,  *フィルタ ,  計算機アーキテクチャ ,  SN比 ,  *フィードフォワード ,  ハードウェア ,  クロック ,  *雑音発生防止 ,  *ディジタル方式
準シソーラス用語： ハイスループット , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (6件)： ディジタル ,  適応 ,  雑音抑制 ,  フィードフォワード ,  2-PAM ,  判定帰還等化器