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J-GLOBAL ID：201802258315659845   整理番号：18A0848826

FPGAにおけるユニバーサル数POSIT演算発生器【JST・京大機械翻訳】

Universal number posit arithmetic generator on FPGA

著者 (2件)： Jaiswal Manish Kumar (Dept. of EEE, The University of Hong Kong, Hong Kong) ,  So Hayden K.-H (Dept. of EEE, The University of Hong Kong, Hong Kong)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： DATE  ページ： 1159-1162  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 位置ビット(ランタイム変動長さ)と指数ビット(ESビットまでのサイズ,指数サイズ)の組合せにより定義される,実行時間変動指数成分を含むポジット数システムフォーマットについて述べた。これはまた,そのmantissa場のサイズと位置におけるランタイムの変化をもたらす。ポジットフォーマットにおけるこの実行時間変動はハードウェア設計課題をもたらす。最近の開発として,ポジットはその適切なハードウェア演算アーキテクチャを欠いている。そこで,本論文では,正の演算アルゴリズムの開発とそれらの一般的なハードウェア発生器を目指した。それは,基本的な位置計算(浮動小数点変換,追加/減算および乗算)に焦点を合わせた。これらをFPGAプラットフォーム上で実証した。目標は,パラメータ化された選択を伴う基本的なポジット演算アーキテクチャを生成するためのオープンソースソリューションを開発することである。この貢献は,ポジットシステムのさらなる探査と評価を可能にする。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 乗算 ,  計算機アーキテクチャ ,  減算 ,  ハードウェア設計 ,  ハードウェア ,  *FPGA ,  アルゴリズム ,  *演算 ,  パラメタリゼーション
準シソーラス用語： 浮動小数点 ,  実行時間 ,  *再生器 , 【Automatic Indexing@JST】

分類 (2件)： 専用演算制御装置  (JC04030Y) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (2件)： FPGA ,  発生器