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J-GLOBAL ID：201802260223946937   整理番号：18A0202044

フィールドプログラマブルゲートアレイに実装された行列乗算のMapReduce応用【Powered by NICT】

The MapReduce application of matrix multiplication implemented on field programmable gate arrays

著者 (2件)： Tsompanas Michail-Antisthenis I. (Unconventional Computing Center, University of West of England, Bristol BS16 1QY, United Kingdom) ,  Sirakoulis Georgios Ch. (Department of Electrical and Computer Engineering, Democritus University of Thrace, Xanthi 67100, Greece)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： PACET  ページ： 1-6  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： データセンタにおけるデータ集中計算は,MapReduceと名付けたますます人気のプログラミング枠組みによって行った。この枠組みの利点は,アルゴリズムは,その並列性の利用を可能にする簡単なタスクに分割することである。そのロバスト性と効率性を向上させるために,共有メモリシステム,コンピュータのクラスタと不均一系のような非常に多様な処理要素アーキテクチャのMapReduceフレームワークの応用を調節した。フィールドプログラマブルゲートアレイ(FPGA)は,そのソフトウェアの対応物と比較して,より高い並列性を提供しながらアルゴリズムを実現するためのが知られている。専用ハードウェア上でのMapReduceフレームワークのマッピングを提案した。大容量メモリ資源の必要性を軽減するために提案のFPGAアーキテクチャは,パイプライン原理を使用することである。提案したシステムは,基幹業務,すなわち行列乗算を分析した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *FPGA ,  コンピュータ ,  ソフトウェア ,  クラスタ ,  アルゴリズム ,  大容量メモリ ,  データセンタ ,  ロバスト性 ,  計算機プログラミング ,  計算機アーキテクチャ ,  不均一系
準シソーラス用語： 専用ハードウェア ,  共有メモリシステム ,  *MapReduce ,  *行列積 , 【Automatic Indexing@JST】

分類 (2件)： 図形・画像処理一般  (JE04010I) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (5件)： フィールドプログラマブルゲートアレイ ,  実装 ,  行列乗算 ,  MapReduce ,  応用