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J-GLOBAL ID：201802261536411108   整理番号：18A0848716

Fusionキャッシュ:DRAMキャッシュのためのLLCタグの使用【JST・京大機械翻訳】

FusionCache: Using LLC tags for DRAM cache

著者 (4件)： Vasilakis Evangelos (Chalmers University of Technology, CSE Dept, Gothenburg, Sweden) ,  Papaefstathiou Vassilis (Foundation for Research and Technology - Hellas (FORTH), Heraklion, Crete, Greece) ,  Trancoso Pedro (Chalmers University of Technology, CSE Dept, Gothenburg, Sweden) ,  Sourdis Ioannis (Chalmers University of Technology, CSE Dept, Gothenburg, Sweden)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： DATE  ページ： 593-596  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： DRAMキャッシュは,3D積層DRAMの帯域幅と容量を利用する有効な方法であることが示されている。それらはアプリケーションの空間的および時間的データ局所性を捉えることができるが,それらのアクセス待ち時間は従来のオンチップSRAMキャッシュよりも実質的に高い。さらに,それらのタグアクセス待ち時間とストレージオーバーヘッドは過剰である。SRAMにおける大きなDRAMキャッシュのためのタグの蓄積は,プロセッサチップのかなりの割合を占めるので,実用的ではない。それらをDRAM自体に格納することにより,アクセスオーバーヘッドが高くなる。プロセッサ上のDRAMタグをキャッシュすることを試みることは,アクセス時間に一定の遅延を加える。本論文では,DRAMキャッシュタグをオンチップLast Level Cache(LLC)のタグと融合することにより,より効率的なタグアクセスを提供するDRAMキャッシュ,FuionCacheを紹介した。著者らは,DRAMキャッシュラインがオンチップSRAMキャッシュラインの倍数である包括的キャッシュモデルにおいて,LLCタグがDRAMキャッシュコンテンツの大部分にアクセスするために再構成できることを観察した。次に,DRAMキャッシュタグにアクセスすることは,一般的な場合にはゼロの追加待ち時間を招く。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 演算プロセッサ ,  待ち時間 ,  帯域幅 ,  応用プログラム ,  局所性 ,  *キャッシュメモリ ,  SRAM ,  三次元 ,  再構成 ,  *DRAM ,  呼出時間
準シソーラス用語： オンチップ ,  情報へのアクセス , 【Automatic Indexing@JST】

分類 (2件)： 記憶方式  (JC02040V) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： キャッシュ ,  DRAM ,  タグ