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J-GLOBAL ID:201802262381987156   整理番号:18A0848726

ディジタル標準セルにより誘起されたRF SoCにおける供給変調に関するAMS検証方法論【JST・京大機械翻訳】

AMS verification methodology regarding supply modulation in RF SoCs induced by digital standard cells
著者 (5件):
資料名:
巻: 2018  号: DATE  ページ: 633-636  発行年: 2018年 
JST資料番号: W2441A  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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ナノスケールCMOSはディジタル中心RFアーキテクチャの使用を可能にし,タイミング分解能をアナログ分解能に対して牽引する。同時に,ディジタル回路は,時間連続ディジタルおよびアナログ部品の性能を危険にさらす攻撃者として作用する。論理セルのスイッチング活動は,ディジタル信号経路にジッタをもたらす電力供給変動をもたらし,位相雑音,クロストーク,望ましくない周波数変換などのようなアナログ経路への干渉を引き起こす。今日の一般的に使用されているAMSシミュレーション法は,ディジタル領域に対するレジスタ転送レベル(RTL)モデルに限定されているので,ディジタルスイッチングによって引き起こされる電気的挙動は考慮されていない。ここでは,標準セルライブラリの利用可能な特性化データを用いて,電力供給雑音に関する論理セルをモデル化する方法を示した。それは,供給電圧に及ぼすスイッチングの影響,ならびに,ディジタル経路遅延に及ぼす供給変動の影響およびRF領域のブロックに対するそれらのフィードスルーをカバーした。上述の側面に関する全AMSシステムの高速事象駆動シミュレーションを可能にした。この方法をディジタル中心送信機で実証し,システムレベルに及ぼす影響を検出した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】
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分類 (2件):
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JSTが定めた文献の分類名称とコードです
半導体集積回路  ,  発振回路 

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