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J-GLOBAL ID：201802262977873696   整理番号：18A0726234

LIFからADEXニューロンモデルへ:加速アナログ65nm CMOS実装【JST・京大機械翻訳】

From LIF to AdEx neuron models: Accelerated analog 65 nm CMOS implementation

著者 (6件)： Aamir Syed Ahmed (Kirchhoff-Institute for Physics, Ruprecht-Karls-Universitaet Heidelberg, Im Neuenheimer Feld 227, 69120 Heidelberg, Germany) ,  Muller Paul (Kirchhoff-Institute for Physics, Ruprecht-Karls-Universitaet Heidelberg, Im Neuenheimer Feld 227, 69120 Heidelberg, Germany) ,  Kriener Laura (Kirchhoff-Institute for Physics, Ruprecht-Karls-Universitaet Heidelberg, Im Neuenheimer Feld 227, 69120 Heidelberg, Germany) ,  Kiene Gerd (Kirchhoff-Institute for Physics, Ruprecht-Karls-Universitaet Heidelberg, Im Neuenheimer Feld 227, 69120 Heidelberg, Germany) ,  Schemmel Johannes (Kirchhoff-Institute for Physics, Ruprecht-Karls-Universitaet Heidelberg, Im Neuenheimer Feld 227, 69120 Heidelberg, Germany) ,  Meier Karlheinz (Kirchhoff-Institute for Physics, Ruprecht-Karls-Universitaet Heidelberg, Im Neuenheimer Feld 227, 69120 Heidelberg, Germany)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： BioCAS  ページ： 1-4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ここでは,著者らの第二世代65nm CMOS神経形態ハードウェア用に開発された適応型指数I&F(AdEx)ニューロンモデルをエミュレートするアナログ回路を提示した。既存の加速されたLeaky IntegrateとFire(LIF)回路のために設計されて,モジュール回路アーキテクチャは,LIFとAdExニューロンモデルの間,さらに多重区画に切り替えることを可能にした。この回路実装と適応および指数サブ回路のシミュレーション結果について述べた。ニューロン回路仕様を計算モデルの目標セットと比較した。アナログAdEx回路の添加が皮質ニューロンから知られるスパイクパターンを定性的に再現することを示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： *アナログ系 ,  ハードウェア ,  *CMOS ,  計算機アーキテクチャ ,  シミュレーション ,  エミュレーション ,  多重化 ,  アナログ回路 ,  計算モデル ,  *ニューロン
準シソーラス用語： 皮質ニューロン ,  回路実装 ,  神経 ,  *神経回路網モデル , 【Automatic Indexing@JST】

分類 (1件)： 脳・神経系モデル  (EL02050C)

タイトルに関連する用語 (6件)： LIF ,  ニューロンモデル ,  加速 ,  アナログ ,  CMOS ,  実装