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J-GLOBAL ID：201802263634745089   整理番号：18A2096176

誤差のない過渡時間調整条件下でのチップ(SOC)製品または任意のネットワーキング製品における同期時間計算の改善【JST・京大機械翻訳】

Synchronization Time Calculation Improvement in System on a Chip (SoC) Products or Any Networking Products Under Transient Time Adjustment Conditions Without an Error

著者 (2件)： Dharane Pradeep (Engineering Applied Micro Circuits Corporation, Pune, India) ,  Shiurkar Ulhas (Deogiri Institute of Engineering and Management Studies, Aurangabad, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICCIC  ページ： 1-3  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： チップ(SoC)またはネットワーク通信装置上の任意のシステムにおいて,メッセージが送信された時にメッセージが受信された時の時間を減算することにより,滞留時間を計算する。メッセージが送られる前にメッセージが到着する時間の間に調整が実行されるならば,この調整は測定された滞留時間に誤差を生み出す。この誤差を防ぐために,2つの事項を行うことができる。すなわち,滞留時間計算を必要とする1つ以上のメッセージが局所装置に存在し,調整を行い,その調整を補償する手段を提供する。調整を行わないと,2クロック変動が低減される時間を遅らせることができないので,精度が低くなり,デバイス制御が必要となる。また,多くの卓越した滞留時間計算が与えられた時間にあるということを必要とする。この解法の一部は,より高い精度を維持するために第2の技術を使用し,計算の卓越した数のトラックを保つための負担を低減する。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 滞留時間 ,  *クロック
準シソーラス用語： システムオンチップ , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： 誤差 ,  SOC ,  ネットワーキング ,  計算