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J-GLOBAL ID：201802267367140592   整理番号：18A0322471

SD数演算に基づく4つの法を有する剰余数系-重み数系変換アルゴリズム

Residue-weighted number conversion based on Signed-Digit arithmetic for a four moduli set

著者 (3件)： 山崎幸平 (群馬大 大学院理工学府) ,  田中勇樹 (群馬大 大学院理工学府) ,  WEI Shugang (群馬大 大学院理工学府)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 117  号： 378(CPSY2017 106-132)  ページ： 43-48  発行年： 2018年01月11日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 本研究では,{2²ⁿ+1,2²ⁿ-1,2ⁿ-3,2ⁿ+3}を法集合とした大きなダイナミックレンジを有する剰余数系から重み数系への変換に関し,Signed-Digit(SD)数を用いた高速な変換アルゴリズムを提案する。提案する変換アルゴリズムでは,まず,法の部分集合{2²ⁿ+1,2²ⁿ-1}と{2ⁿ-3,2ⁿ+3}を使用した変換回路に法2²ⁿ-1と2ⁿ+3の剰余SD数加算アルゴリズムを適用する。そして,部分集合により得られた変換結果を用いて2分木状に法2⁴ⁿ-1による剰余SD数加算を繰り返すことで,SD数表現の重み数を計算する。加えて,0.18μmCMOSゲートアレイ設計ライブラリを用い,提案する変換アルゴリズムによる変換器をハードウェア記述言語で設計した。大きなダイナミックレンジを有する重み数への変換において,SD数から2進数への変換回路を追加し,出力を2進数とした場合も本提案のSD数演算に基づく回路が高速であることを明らかにした。(著者抄録)

シソーラス用語： *整数論 ,  *変換 ,  アルゴリズム ,  部分集合 ,  加算 ,  ゲートアレイ ,  CMOS ,  ハードウェア記述言語 ,  ダイナミックレンジ ,  性能評価 ,  *演算
準シソーラス用語： *剰余数系

分類 (2件)： 専用演算制御装置  (JC04030Y) ,  演算方式  (JC02020Z)

引用文献 (9件)：

• N.S. Szabo and R.I. Tanaka, “Residue Arithmetic and Its Applications to Computer Technology,” McGraw-Hill, New York, 1967.
• D.P.Agrawal and T.R.N.Rao, “Modulo(2ⁿ +1) arithmetic logic,” IEE J. Electronic Circuits and Systems, Vol.2, pp.186-188, Nov. 1978.
• F.J.Taylor, “A VLSI residue arithmetic multiplier,” IEEE Trans. Comput., Vol.C-31, pp.540-546, June 1982.
• A. Avizienis, “Signed-Digit Number Representations for Fast Parallel Arithmetic,” IRE Trans. Elect. Comput., Vol.EC-10, pp.389-400, Sep. 1961.
• Pedro Miguens Matutino, “ROM-less RNS-to-binary converter moduli{2²ⁿ-1, 2²ⁿ +1, 2ⁿ-3, 2ⁿ+3}” IEEE International Symposium on Integrated(ISIC), pp.432-435, 2014.

タイトルに関連する用語 (3件)： 法 ,  剰余数系 ,  アルゴリズム