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J-GLOBAL ID：201802268728323683   整理番号：18A0728699

完成信号を持つ二重エッジトリガコンパレータを用いた高速過渡ディジタルLDO【JST・京大機械翻訳】

A fast-transient digital LDO using a double edge-triggered comparator with a completion signal

著者 (5件)： Woo Ki-Chan (Chungbuk National University, Cheongju, Republic of Korea, Department of Electronics Engineering) ,  Kim Tae-Woo (Chungbuk National University, Cheongju, Republic of Korea, Department of Electronics Engineering) ,  Hwang Seon-Kwang (Chungbuk National University, Cheongju, Republic of Korea, Department of Electronics Engineering) ,  Kim Mi-Jeong (Chungbuk National University, Cheongju, Republic of Korea, Department of Electronics Engineering) ,  Yang Byung-Do (Chungbuk National University, Cheongju, Republic of Korea, Department of Electronics Engineering)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： ICEIC  ページ： 1-4  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,高速過渡粗微細ディジタル低ドロップアウトレギュレータ(D-LDO)を提案した。従来のD-LDOは,高速過渡応答に対して,オーバーシュートまたはアンダーシュート電圧が生じるとき,粗いモードでの高速クロックで,粗いシフトレジスタとコンパレータを動作させる。粗いモードの後に,それは微細モードにおける低電力消費のために遅いクロックで微細なシフトレジスタを操作する。しかし,コンパレータは低リップル電圧に対して高速クロックで動作する。提案したD-LDOは,提案した二重エッジトリガコンパレータを用い,クロックの二重エッジでシフトレジスタをシフトすることにより,従来のD-LDOの半分までの応答時間を低減した。その結果,オーバーシュートとアンダーシュート電圧を低減した。また,高速クロックの代わりに遅いクロックを用いることにより,微細モードにおけるコンパレータの電力消費を低減した。しかし,それは,完成信号を有する提案コンパレータにより,まだ低いリップル電圧を持っている。提案したD-LDOを65nm CMOSプロセスを用いて実装した。シミュレーションにおいて,整定時間は,従来のD-LDOの880nsから340nsに減少した。オーバーシュートとアンダーシュート電圧は,それぞれ129MVと127mVから23mVと37mVに減少した。リップル電圧は1.5mVであり,電流効率は99.94%である。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 電力消費 ,  オーバシュート ,  CMOS ,  電流効率 ,  クロック ,  応答時間 ,  過渡応答 ,  *ディジタル方式 ,  電圧 ,  *コンパレータ ,  *高速度 ,  シフトレジスタ
準シソーラス用語： 整定時間 ,  低電力化 ,  アンダーシュート , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (1件)： ディジタル