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J-GLOBAL ID：201802270597600404   整理番号：18A1806776

精密応用のための低電力高速コンパレータ【JST・京大機械翻訳】

A Low-Power High-Speed Comparator for Precise Applications

著者 (2件)： Khorami Ata (Department of Electrical Engineering, Sharif University of Technology, Tehran, Iran) ,  Sharifkhani Mohammad (Department of Electrical Engineering, Sharif University of Technology, Tehran, Iran)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 26  号： 10  ページ： 2038-2049  発行年： 2018年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 低電力コンパレータを提案した。pMOSトランジスタはコンパレータのプリアンプの入力とラッチステージに使用される。両ステージは特別な局所クロック発生器により制御される。評価段階では,ラッチは十分な予備増幅利得を達成し,過剰電力消費を避けるために遅延で活性化される。一方,小さな交差結合トランジスタは,プリアンプ利得を増加させ,ラッチの入力共通モードを減少させ,pMOSトランジスタ(ラッチ入力で)を強く変え,遅延を減少させる。従来のコンパレータと異なり,提案した構造は,事前増幅のための最適遅延を設定し,過剰電力消費を避ける。コンパレータの速度と電力の利点を,固体解析誘導,プロセス-VDD-温度コーナー,およびモンテカルロシミュレーションを用いて,0.18μmにおけるシリコン測定と共に検証した。試験により,提案した回路は電力消費を50%低減し,同じオフセットにおいて30%の良好な比較速度を提供し,ほとんど同じ雑音予算を提供することを確認した。さらに,コンパレータは,f_clk=500MHzにおいてレール対レール入力V_cm範囲を提供した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *電力 ,  利得 ,  前置増幅器 ,  トランジスタ ,  ケイ素 ,  電力消費 ,  MOSFET ,  *コンパレータ ,  オフセット ,  雑音 ,  *高速度 ,  レール
準シソーラス用語： モンテカルロシミュレーション ,  クロック発生器 ,  *低電力化 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (3件)： 応用 ,  低電力 ,  コンパレータ