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J-GLOBAL ID：201802272549591094   整理番号：18A0348528

OFDM応用のための面積効率の良い低電力64点パイプライン高速Fourier変換【Powered by NICT】

An area-efficient and low-power 64-point pipeline Fast Fourier Transform for OFDM applications

著者 (2件)： Ganjikunta Ganesh Kumar (Department of Electrical and Electronics Engineering, BITS-Pilani, Hyderabad Campus, 500078, India) ,  Sahoo Subhendu Kumar (Department of Electrical and Electronics Engineering, BITS-Pilani, Hyderabad Campus, 500078, India)
資料名： Integration. the VLSI Journal  (Integration. the VLSI Journal)
巻： 57  ページ： 125-131  発行年： 2017年 
JST資料番号： H0891A  ISSN： 0167-9260  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： 直交周波数分割多重(OFDM)ベースの無線システムでは,高速Fourier変換(FFT)は,大面積を占有し,より多くの電力を消費するので重要なブロックである。本論文では,OFDMベースのIEEE802.11無線LANベースバンド面積効率の良い,低電力16ビットワード幅64点基数2~2と基数2~3パイプラインFFTアーキテクチャを提案する。設計は基数2~Kアルゴリズムから導出し,ハードウェア実装のための単一経路遅延フィードバック(SDF)アーキテクチャを採用した。回転因子係数の内部貯蔵に使用される複素乗算器と読出し専用メモリ(ROM)を除去するために,提案された64点FFTは,加算器,マルチプレクサとシフタを用いた正準符号付きディジット(CSD)錯体定数乗算器を採用している。複雑な定数乗算器(CCM)は,設計の面積を削減することを共通部分式共有ブロックを用いて修正した。提案した基数2~2と基数2~3パイプラインFFTアーキテクチャは1.8Vの電源電圧でTSMC180nm CMOS技術を用いてモデル化し,実装した実装結果は,提案したアーキテクチャは,既存の64点FFTアーキテクチャと比較してハードウェアコストと電力消費を有意に低下させることを示した。Copyright 2018 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】

シソーラス用語： ROM【メモリ】 ,  加算器 ,  モデリング ,  乗算器 ,  計算機アーキテクチャ ,  *OFDM ,  電力消費 ,  無線LAN ,  *電力 ,  *高速Fourier変換 ,  アルゴリズム ,  多重装置
準シソーラス用語： 基数 ,  *低電力化 ,  *面積効率 , 【Automatic Indexing@JST】

著者キーワード (5件)： FFT ,  基数2~Kアルゴリズム ,  SDFアーキテクチャ ,  複雑な定数乗算器 ,  OFDM

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： OFDM ,  応用 ,  面積効率 ,  低電力 ,  パイプライン ,  高速Fourier変換