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J-GLOBAL ID：201802276199870951   整理番号：18A0408196

抵抗回路網を用いたマルチレベルメモリスタ記憶【Powered by NICT】

Multi-level memristive memory with resistive networks

著者 (2件)： Irmanova Aidana (Department of Electrical and Electronics Engineering, Nazarbayev University, Astana) ,  James Alex Pappachen (Department of Electrical and Electronics Engineering, Nazarbayev University, Astana)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： PrimeAsia  ページ： 69-72  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： アナログ記憶はニューロコンピューティング技術分野で極めて重要であるが,まだ実装が困難なままである。VLSI技術におけるメモリスタの出現によりスケーラブルアナログデータ貯蔵要素設計のアイデアは,その二風を見出した。メモリスタ,その履歴依存抵抗性レベルで知られているが独立して二元または離散状態データ貯蔵のブロックを提供することができる。しかし,アナログ値を節約するために単一メムリスタを用いた実用デバイス変動性と実装の複雑さにより制限されている。本論文では,メモリスタとその抵抗回路網から構築されたサブセルからなる離散状態メモリセルの新しい設計を提示した。サブセルのメモリスタは貯蔵要素を提供するが,その抵抗ネットワークはその抵抗性をプログラムするために用いた。いくつかのサブセルを並列に接続した,分圧器配置に類似している。メモリセルの出力はサブセル間の入力電圧を分布に起因する電圧である。ここで提案した設計は,サブセル内の複合抵抗回路網の配置に依存して10~27の異なる出力レベルを得るためにプログラムされた。回路の単純さにもかかわらず,マルチレベル記憶のこの実現はメモリスタに基づくメモリ技術の以前の設計と比較して,出力レベルの増加を提供した。提案したメモリのシミュレーション結果を解析し,書込信号パターンの振動への細胞の離散アナログ出力レベルおよび感度を識別する問題に対する明示的なデータを提供している。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： アナログ系 ,  *記憶装置 ,  超LSI ,  *抵抗回路 ,  ネットワーク ,  記憶素子 ,  データ蓄積 ,  分圧器 ,  電圧 ,  シミュレーション
準シソーラス用語： *マルチレベル ,  *回路網 ,  *メモリスタ ,  ニューロコンピューティング ,  アナログメモリ , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： 抵抗回路 ,  マルチレベル ,  メモリスタ