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J-GLOBAL ID：201802276357597402   整理番号：18A1895791

レベル交差サンプリングADCのためのヒステリシス制御分解能【JST・京大機械翻訳】

A Hysteresis Controlled Resolution for Level Crossing Sampling ADC

著者 (3件)： Joshi Akash (Center and VLSI and Nanotechnology, Visvesvaraya National Institute of Technology, Nagpur, 440010, India) ,  Deshmukh Raghvendra (Center and VLSI and Nanotechnology, Visvesvaraya National Institute of Technology, Nagpur, 440010, India) ,  Patrikar Rajendra (Center and VLSI and Nanotechnology, Visvesvaraya National Institute of Technology, Nagpur, 440010, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： INDICON  ページ： 1-5  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 電流発生低電力デバイスのための可変分解能レベル交差サンプリング(LCS)ベースのアナログ-ディジタル変換器(ADC)を設計した。フィールドプログラマブルヒステリシスは,設計ADCの量子化ステップと分解能を制御する。ヒステリシスに依存して,(i)電力節約モード(ii)性能モードの2つの動作モードを提案した。電力節約モードでは,20%~25%の電力が,1~2ビット分解能のトレードオフにより節約される。比較的に,性能モードにおいて,より高い分解能を,より高い電力のコストで達成した。このアーキテクチャはスパース入力信号のサンプリングに適している。ヒステリシスコンパレータはサブ閾値領域でバイアスされる。0.18μm CMOS技術において0.8V電源で設計した提案回路は,1kHz正弦波入力に対して約580~760nWの全電力を消費し,6~7ビットの有効分解能を達成した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 計算機アーキテクチャ ,  運転モード ,  *分解能 ,  量子化 ,  *ヒステリシス ,  正弦波 ,  CMOS ,  AD変換器 ,  電力 ,  コンパレータ ,  電流発生
準シソーラス用語： サブ閾値 ,  入力信号 ,  パワーデバイス ,  ヒステリシス制御 , 【Automatic Indexing@JST】

分類 (5件)： 符号理論  (ND02030R) ,  図形・画像処理一般  (JE04010I) ,  専用演算制御装置  (JC04030Y) ,  医用画像処理  (JE04020T) ,  音声処理  (JE05000E)

タイトルに関連する用語 (5件)： 交差 ,  サンプリング ,  ADC ,  ヒステリシス制御 ,  分解能