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J-GLOBAL ID：201802278182554671   整理番号：18A1028107

LSTMネットワークのためのFPGAハードウェアに基づく加速器の実装と最適化【JST・京大機械翻訳】

Implementation and Optimization of the Accelerator Based on FPGA Hardware for LSTM Network

著者 (8件)： Zhang Yiwei ,  Wang Chao ,  Gong Lei ,  Lu Yuntao ,  Sun Fan ,  Xu Chongchong ,  Li Xi ,  Zhou Xuehai
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISPA/IUCC  ページ： 614-621  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 今日,人工ニューラルネットワーク(ANNs)は様々な応用に広く使われている重要な機械学習法である。ANNsの新しい分野として,反復ニューラルネットワーク(RNNs)は,逐次的な応用のためにしばしば使用されている。そして,Long Short-Tem Memory(LSTM)は,複雑な計算論理を含む改良RNNである。高精度を達成するために,研究者は常に時間がかかり消費電力がかかる大規模なLSTMネットワークを構築する。したがって,LSTMネットワークの加速,低電力とエネルギー消費は,今日の研究におけるホットな問題になっている。本論文では,FPGA Zedボードに基づくLSTMニューラルネットワーク層用のハードウェア加速器を提示し,フォワードコンピューティングプロセスを並列化するためにパイプライン法を使用した。著者らの実装を最適化するために,著者らはまた,タイル行列ベクトル乗算,二値加算器ツリー,および計算とデータアクセスの重なりを含む複数の方法を使用した。加速度と最適化法を通して,著者らの加速器は電力効率が良く,ARM Cortex A9プロセッサとIntel Core i5プロセッサより良い性能を持っている。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 乗算 ,  *最適化 ,  ニューラルネットワーク ,  エネルギー消費 ,  機械学習 ,  *加速器 ,  演算プロセッサ ,  加算器 ,  *FPGA ,  消費電力 ,  電力効率 ,  加速度 ,  *ハードウェア ,  ベクトル
準シソーラス用語： 低電力化 , 【Automatic Indexing@JST】

分類 (3件)： 人工知能  (JE08000Z) ,  ニューロコンピュータ  (JC06010Q) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： LSTMネットワーク ,  FPGA ,  ハードウェア ,  加速器 ,  実装 ,  最適化