文献
J-GLOBAL ID：201802278637590878
整理番号：18A0949273
並列SATソルバのXeon Phiプロセッサ上での予備的性能評価
Preliminary performance evaluation of parallel SAT solver on Xeon Phi processor
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著者 (3件)：
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資料名：
号：
IIS-18-001-011 次世代産業システム研究会
ページ：
1-6
発行年：
2018年03月12日
JST資料番号：
Z0924B
資料種別：
会議録 (C)
記事区分：
原著論文
発行国：
日本 (JPN)
言語：
日本語 (JA)
シソーラス用語：
シソーラス用語/準シソーラス用語
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分類 (2件)：
分類
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ディジタル計算機ハードウェア一般
, ディジタル計算機方式一般
引用文献 (13件)：
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E. Clarke, D. Kroening, J. Ouaknine, and O. Strichma: ′′Computational challenges in bounded model checking,′′ International Journal on Software Tools for Technology Transfer, 7, 2, pp. 174-183 (2005-4).
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A. Smith, A. Veneris, M. F. Ali, and A. Viglas: ′′Fault diagnosis and logic debugging using Boolean satisfiability,′′ IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 24, 2, pp. 1601-1621 (2005-10).
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K. H. Wang and C. M. Chan: ′′Incremental learning approach and SAT model for Boolean matching with don't cares,′′ Proc. IEEE/ACM Conf. on Computer-Aided Design, pp.234-239, San Jose, CA, USA (2007-11).
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D. Ledoux: ′′An interlocking Safety Proof Applied to France Rail Network,′′ Proc. SAT Competition 2016, p. 32, Bordeaux, France (2016-7).
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D. A. Patterson and J. L. Hennessy: ′′Computer Organization and Design,′′ 5th ed., Morgan Kaufmann (2013).
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タイトルに関連する用語 (5件)：
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