文献

J-GLOBAL ID：201802280432554783   整理番号：18A0446790

3nmに向けてのSRAM設計とデバイス協調最適化のための積層ナノシートフォークアーキテクチャ【Powered by NICT】

Stacked nanosheet fork architecture for SRAM design and device co-optimization toward 3nm

著者 (15件)： Weckx P. (imec, Leuven, Belgium) ,  Ryckaert J. (imec, Leuven, Belgium) ,  Putcha V. (imec, Leuven, Belgium) ,  De Keersgieter A. (imec, Leuven, Belgium) ,  Boemmels J. (imec, Leuven, Belgium) ,  Schuddinck P. (imec, Leuven, Belgium) ,  Jang D. (imec, Leuven, Belgium) ,  Yakimets D. (imec, Leuven, Belgium) ,  Bardon M. G. (imec, Leuven, Belgium) ,  Ragnarsson L.-A. (imec, Leuven, Belgium) ,  Raghavan P. (imec, Leuven, Belgium) ,  Kim R. R. (imec, Leuven, Belgium) ,  Spessot A. (imec, Leuven, Belgium) ,  Verkest D. (imec, Leuven, Belgium) ,  Mocuta A. (imec, Leuven, Belgium)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： IEDM  ページ： 20.5.1-20.5.4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,5nm技術ノード以降のSRAMスケーリングを論じ,FinFETとゲート全周(GAA)技術による基本的なスケーリング限界を明らかにした。42nm以下の期待されるゲートピッチスケーリング減速を補償するために,いくつかのスケールブースタは,細胞の高さを低減するために必要である。しかし,FinFETとGAA技術で達成できる限られたスケーリング利点。分岐ゲート構造を用いて作製した垂直に積層した横方向ナノシート構造はFinFETとGAAデバイスと比較して優れた性能と面積スケーリングを提案した。さらに,限られた追加処理複雑性を達成できた。フォークアーキテクチャはイソパフォーマンスで20%SRAM面積スケーリングと5nm技術ノード以降のFinFETと比較してイソ面積で30%の性能増加を可能にする。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 最適化 ,  *ナノシート ,  *SRAM
準シソーラス用語： 複雑性 ,  FinFET , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  トランジスタ  (NC03070N)

タイトルに関連する用語 (4件)： SRAM ,  設計 ,  協調 ,  最適化