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J-GLOBAL ID：201802283289263410   整理番号：18A0564193

低電力プロセッサを実現するボディバイアス制御機構の実チップ評価

著者 (3件)： 奥原颯 (慶応大 大学院理工学研究科) ,  AHMED Akram Ben (慶応大 大学院理工学研究科) ,  天野英晴 (慶応大 大学院理工学研究科)
資料名： 情報処理学会全国大会講演論文集
巻： 80th  号： 1  ページ： 1.15-1.16  発行年： 2018年03月13日 
JST資料番号： S0731A  資料種別： 会議録 (C)
記事区分： 短報  発行国： 日本 (JPN)  言語： 日本語 (JA)

シソーラス用語： 消費電力 ,  *演算プロセッサ ,  *バイアス ,  機構 ,  制御機構
準シソーラス用語： *プロセッサ ,  *ボディバイアス ,  低電力

分類 (1件)： ディジタル計算機ハードウェア一般  (JC04010C)

引用文献 (3件)：

• 天野, 宇佐美, 近藤, 中村, 並木, 松谷. 科学研究費S ビルディングブロック型計算システムに関する研究HP (http://www.am.ics.keio.ac.jp/kaken_s/), 2018.
• Hiroki Nagatomi, et. al. A 361nA Thermal Run-away Immune VBB Generator using Dynamic Substrate Controlled Charge Pump for Ultra Low Sleep Current Logic on 65nm SOTB. In Proceedings of the SOI-3D-Subthreshold Microelectronics Technology Unified Conference, pp. 1-2, Oct. 2014.
• Bishnu Prasad Das,et. al. Frequency-Independent Warning Detection Sequential for Dynamic Voltage and Frequency Scaling in ASICs. In IEEE Transactions on Very Large Scale Integration Systems, pp. 2535-2548, Dec. 2014.

タイトルに関連する用語 (4件)： 低電力 ,  プロセッサ ,  ボディバイアス ,  評価