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J-GLOBAL ID：201802283782015521   整理番号：18A0687547

《Verilog HDLプログラム設計》カリキュラム教育手法の研究【JST・京大機械翻訳】

著者 (2件)： Guo Jiarong (上海電机学院電子信息学院 上海 201306) ,  Chen Niansheng (上海電机学院電子信息学院 上海 201306)
資料名： Keji Zixun  (Keji Zixun)
巻： 15  号： 27  ページ： 166,168  発行年： 2017年 
JST資料番号： C3273A  ISSN： 1672-3791  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： Verilog HDLは論理的に設計されたハードウェア記述言語であり,IEEE規格になっている。《Verilog HDLプログラム設計》課程は電子類と計算機工学類の重要な課程であり、同業者たちはデジタル回路設計技術に対してより一層の理解を得ることができる。さらに,それは,高度な行動統合,物理的合成,IP設計,および複雑なシステムの設計と検証のための基礎を築くことができるだろう.。・・・.は,将来の研究のための基礎を築くことができる。「Verilog HDLプログラム設計」課程教育に存在する問題に対して、この課程に適した教育方法を提案した。Data from Wanfang. Translated by JST【JST・京大機械翻訳】

シソーラス用語： ハードウェア記述言語 ,  *カリキュラム ,  ディジタル回路 ,  *教育 ,  *プログラム設計 ,  IEEE規格
準シソーラス用語： 設計技術 ,  計算機工学 ,  *教育方法 ,  *Verilog , 【Automatic Indexing@JST】

分類 (2件)： 応用プログラミング言語  (JD03052Y) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (6件)： Verilog ,  HDL ,  設計 ,  カリキュラム ,  教育手法 ,  研究