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J-GLOBAL ID：201802284171181248   整理番号：18A0444475

雑音余裕度を改善するためのCMOSダイナミック論理回路の設計【Powered by NICT】

Design of CMOS dynamic logic circuits to improve noise immunity

著者 (2件)： Bokare Ulka M. (YCCE Nagpur India) ,  Gaidhani Y. A. (YCCE Nagpur India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICCSP  ページ： 1948-1952  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ダイナミックCMOS論理回路はVLSIチップに使用されている。TTL,ECLのような種々の論理ファミリと比較して最高の性能を提供する。ダイナミックCMOS論理ゲートの雑音耐性はその速い速度と静的論理ゲートより小型面積のために,改善することができる。フィードバックキーパーと条件付きフィードバックキーパー法を用いた3入力ANDゲートの設計を与える。回路の雑音耐性を改善するために,フィードバックキーパーと条件付きキーパの性能を最適化した。回路の面積,平均電力,遅延と平均雑音振幅は減少した。回路を0.25μmプロセス技術を用いて設計し,シミュレーション結果は,25°Cの温度で1.8Vの電圧供給でHSPICEを用いて行った。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 超LSI ,  AND回路 ,  シミュレーション ,  最適化 ,  *CMOS ,  *雑音 ,  *論理回路 ,  *雑音安定度
準シソーラス用語： HSPICE ,  電圧印加 ,  論理ゲート ,  CMOS論理回路 , 【Automatic Indexing@JST】

分類 (1件)： 論理回路  (NC05070B)

タイトルに関連する用語 (4件)： 雑音余裕度 ,  CMOS ,  論理回路 ,  設計