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J-GLOBAL ID：201802284991142167   整理番号：18A0667798

高効率ビデオ符号化(HEVC)イントラ予測のハードウェア実装【JST・京大機械翻訳】

Hardware implementation of high efficiency video coding(HEVC) intra prediction

著者 (2件)： Xia Zhengpeng (南京航空航天大学自動化学院 南京 211106) ,  Li Kaiyu (南京航空航天大学自動化学院 南京 211106)
資料名： Dianzi Celiang Jishu  (Dianzi Celiang Jishu)
巻： 40  号： 9  ページ： 201-205  発行年： 2017年 
JST資料番号： C3330A  ISSN： 1002-7300  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： リアルタイムの要求を満たすために,フィールドプログラマブルゲートアレイ(FPGA)に基づくイントラ予測並列化設計フレームワークを提案する.. . . 1 FPGAを提案する.. . 1 FPGAを用いたフレーム内予測並列化アーキテクチャを提案する.並列アーキテクチャにより,計算待ち時間を減らし,参照テーブル選択プロセスを単純化することにより,計算複雑さとハードウェア実装の困難さを低減するために,演算ユニットを予測することにより,計算機の複雑さを低減することができた。実験コードはVerilog HDLによりコンパイルし、Modelsim SE 10.1aによりシミュレーションを行い、Xilinx Virtex6 XC6VLX760 FPGA上で統合した。結果により,32×32ブロックの予測には570サイクルが必要であり,100MHzのクロック周波数では,60f/s,分解能は920×1080のビデオフレームシーケンスを実時間で符号化でき,実時間要求を満たすことを示した。Data from Wanfang. Translated by JST【JST・京大機械翻訳】

シソーラス用語： 計算機アーキテクチャ ,  簡素化 ,  FPGA ,  計算量 ,  待ち時間 ,  ルックアップテーブル ,  分解能 ,  *符号化
準シソーラス用語： クロック周波数 ,  Verilog ,  ALU【プロセッサ】 ,  *ハードウェア実装 ,  *イントラ予測 ,  *ビデオ符号化 ,  *高効率 , 【Automatic Indexing@JST】

著者キーワード (4件)： HEVC ,  intra prediction ,  FPGA ,  hardware accelerator

分類 (2件)： 専用演算制御装置  (JC04030Y) ,  パターン認識  (JE07000S)

タイトルに関連する用語 (5件)： 高効率 ,  ビデオ符号化 ,  HEVC ,  イントラ予測 ,  ハードウェア実装