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J-GLOBAL ID：201802286156354534   整理番号：18A0727079

VLSI応用におけるより良い性能のための並列プレフィックス加算器のレビュー解析【JST・京大機械翻訳】

A review analysis of parallel prefix adders for better performnce in VLSI applications

著者 (2件)： Daphni S. (Dept. of ECE, Noorul Islam University, Thuckalay, India) ,  Grace K. S. Vijula (Dept. of ECE Noorul Islam University Thuckalay, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICCS  ページ： 103-106  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： Very Large Scale Integration(VLSI)技術を用いたディジタルシステム設計におけるディジタル加算器の役割は非常に重要である。低電力VLSIベース加算器設計の性能は,伝搬遅延(PD)問題によって影響を受けた。最小PDによる低電力VLSI設計のための加算器の利用可能性の調査を,並列プレフィックス加算器設計の助けを借りて行った。本論文では,様々な並列プレフィックス加算器(PPA)の設計と解析について明らかにし,また,面積,遅延および電力の側面に関するこれらの加算器の性能と比較した。調査結果から,Kogge石加算器(KSA)は遅延過程に対して優れているので,追加の速度は自動的に増加することを明らかにした。しかし,それはより多くの電力消費と区域を取り入れた。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 電力 ,  ディジタル方式 ,  電力消費 ,  ディジタル系 ,  *超LSI ,  *加算器
準シソーラス用語： VLSI設計 ,  伝搬遅延 ,  低電力化 ,  *プレフィックス , 【Automatic Indexing@JST】

分類 (1件)： 演算方式  (JC02020Z)

タイトルに関連する用語 (6件)： VLSI ,  応用 ,  プレフィックス ,  加算器 ,  レビュー ,  解析