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J-GLOBAL ID：201802287265072819   整理番号：18A0408247

粗粒度再構成可能アレイのシステムインテグレーションのための再構成可能なメモリアーキテクチャ【Powered by NICT】

A reconfigurable memory architecture for system integration of coarse-grained reconfigurable arrays

著者 (4件)： Sousa Ericles (Hardware/Software Co-Design, Department of Computer Science, Friedrich-Alexander-Universitaet E ́rlangen-Nuernberg (FAU), Germany) ,  Tanase Alexandru (Hardware/Software Co-Design, Department of Computer Science, Friedrich-Alexander-Universitaet E ́rlangen-Nuernberg (FAU), Germany) ,  Hannig Frank (Hardware/Software Co-Design, Department of Computer Science, Friedrich-Alexander-Universitaet E ́rlangen-Nuernberg (FAU), Germany) ,  Teich Jurgen (Hardware/Software Co-Design, Department of Computer Science, Friedrich-Alexander-Universitaet E ́rlangen-Nuernberg (FAU), Germany)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ReConFig  ページ： 1-8  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 粗粒度再構成可能アレイ(CGRA)は計算集約型アプリケーションを高速化するための強力な解決策として浮上してきた。このような再構成可能なアクセラレータを含む不均一MPSoCアーキテクチャは,より大きな柔軟性,電力効率,高性能を提供する利点を持っている。しかし,CGRAはデータアクセスボトルネックに悩まされている可能性がある。この問題を緩和するために,筆者等は,CGRAのための再構成可能メモリアーキテクチャを提案した。,緩衝液は,メモリアクセス,すなわち,ランダムアクセスメモリあるいはピクセルバッファのための異なるスキーム間の選択実行時に構成できる。RISCプロセッサと密結合プロセッサアレイ(TCPAs)と呼ばれるCGRAのクラスを含む不均質MPSoCアーキテクチャのプロトタイプによる本アプローチに利点を示した。アーキテクチャはFPGA技術で試作した。32までの処理要素(PE)と通信するために,メモリアーキテクチャはVirtex7XC7V2000で入手可能なスライスレジスタとLUTの2.5%以下を利用している。ディジタル信号処理応用のために,システム統合のための提案した解決策は画像処理のための最先端の解法と比較してメモリ帯域幅利用率を増加させることを示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 画像処理 ,  応用プログラム ,  *記憶構造 ,  *計算機アーキテクチャ ,  高速化 ,  *記憶装置 ,  RISCマシン ,  演算プロセッサ ,  *システムインテグレーション ,  帯域幅 ,  FPGA
準シソーラス用語： ディジタル信号処理 ,  メモリアクセス ,  アクセラレータ ,  *再構成可能性 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (6件)： 粒度 ,  再構成可能 ,  アレイ ,  システムインテグレーション ,  再構成 ,  メモリアーキテクチャ