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J-GLOBAL ID：201802288336296317   整理番号：18A1151124

可変性を考慮した狭オンチップ相互接続のミスアラインメントを意識した遅延モデリング【JST・京大機械翻訳】

Misalignment-aware delay modeling of narrow on-chip interconnects considering variability

著者 (4件)： Najafi Amir (Institute of Electrodynamics and Microelectronics (ITEM.ids), University of Bremen) ,  Bamberg Lennart (Institute of Electrodynamics and Microelectronics (ITEM.ids), University of Bremen) ,  Najafi Ardalan (Institute of Electrodynamics and Microelectronics (ITEM.ids), University of Bremen) ,  Garcia-Ortiz Alberto (Institute of Electrodynamics and Microelectronics (ITEM.ids), University of Bremen)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： MOCAST  ページ： 1-4  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ナノ計量領域へのプロセス技術の連続的スケーリングは,全体的なチップ性能を達成するための重要な課題として相互接続を置いている。相互接続の最悪ケース遅延は,各ドライバにより見られる不等有効容量と外因性技術変動により生じる固有ミスアラインメントにより劇的に影響される。これらの効果の解析と高水準モデリングは,符号化のような技術を用いて,設計段階で早期に相互接続アーキテクチャを探索し,最適化するために不可欠である。本論文では,マルチセグメントの狭い相互接続のための解析的高レベル遅延モデルを提案した。提案したモデルは,ミスアラインメント効果,統計的変動および雑音を考慮した。それは,結合した相互接続の遅れと伝達した信号パターンの間の接続を確立した。したがって,それは結合回避符号(CAC)の効率特性化を可能にし,正確に確率的アプローチを研究するために用いることができる。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 符号化 ,  キャラクタリゼーション ,  計算機アーキテクチャ ,  *モデリング ,  *相互接続 ,  最適化 ,  雑音 ,  *不整合
準シソーラス用語： *オンチップ , 【Automatic Indexing@JST】

分類 (2件)： 集積回路一般  (NC03161C) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (7件)： 可変性 ,  オンチップ ,  相互接続 ,  ミスアラインメント ,  意識 ,  遅延 ,  モデリング