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J-GLOBAL ID：201802288974724398   整理番号：18A1395872

低電力ハードウェア回路設計のための記号離散制御の運動:クロックゲーティングへの応用【JST・京大機械翻訳】

Exercising Symbolic Discrete Control for Designing Low-power Hardware Circuits: an Application to Clock-gating

著者 (2件)： OEzbaltan Mete (Department of Computer Science, University of Liverpool, UK) ,  Berthier Nicolas (Department of Computer Science, University of Liverpool, UK)
資料名： IFAC PapersOnLine  (IFAC PapersOnLine)
巻： 51  号： 7  ページ： 120-126  発行年： 2018年 
JST資料番号： W3101A  ISSN： 2405-8963  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： 一般的なハードウェア記述言語Verilogを用いて記述された高レベル設計からハードウェアチップの電力効率を達成するためのツール支援フレームワークを考案した。サブ回路の階層的構成としてディジタル回路を考察し,いくつかのクロックゲーティング論理に従って各サブ回路のクロックを切り替えることにより電力効率を達成した。いくつかの小さな記号離散制御器合成問題として後者の計算を符号化し,結果としての制御器を用いて,元の回路設計から電力効率の良いバージョンを導出した。実行例を用いてこの手法を詳細に説明し,実際のReed-Solomon復号器の低電力版を導出することにより実験的に検証した。Copyright 2018 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 復号器 ,  *クロック ,  ディジタル回路 ,  *回路設計 ,  ハードウェア記述言語 ,  *ハードウェア ,  電力効率 ,  制御装置 ,  符号化
準シソーラス用語： Verilog ,  *クロックゲーティング ,  *低電力化 , 【Automatic Indexing@JST】

著者キーワード (3件)： 記号離散コントローラ合成 ,  同期ディジタル回路 ,  電力効率

分類 (2件)： 集積回路一般  (NC03161C) ,  CAD,CAM  (JE10000A)

タイトルに関連する用語 (7件)： 低電力 ,  ハードウェア ,  回路設計 ,  記号 ,  運動 ,  クロックゲーティング ,  応用