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J-GLOBAL ID：201802289068470984   整理番号：18A1046992

収縮アレイベース神経回路網加速器に対する永久故障の影響の解析と緩和【JST・京大機械翻訳】

Analyzing and mitigating the impact of permanent faults on a systolic array based neural network accelerator

著者 (4件)： Zhang Jeff Jun (Department of Electrical and Computer Engineering, New York University, Brooklyn, New York, 11201) ,  Gu Tianyu (Department of Electrical and Computer Engineering, New York University, Brooklyn, New York, 11201) ,  Basu Kanad (Department of Electrical and Computer Engineering, New York University, Brooklyn, New York, 11201) ,  Garg Siddharth (Department of Electrical and Computer Engineering, New York University, Brooklyn, New York, 11201)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： VTS  ページ： 1-6  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： それらの成長する人気と計算コストのために,深いニューラルネットワーク(DNNs)はハードウェア加速のために目標とされている。Google Tensor Processing Unit(TPU)により採用されたDNN加速のためのポピュラーなアーキテクチャは,そのコアにおける収縮アレイベースの行列乗算ユニットを利用する。本論文は,高欠陥率技術のためのフォールトトレラント,収縮アレイベースDNN加速器の設計を扱う。この目的のために,ベースラインTPUの分類精度は極端に低い故障率(0.006%と低い)でも著しく低下することを経験的に示した。次に,2つの新しい戦略,故障認識せん定(FAP)と故障認識剪定+再訓練(FAP+T)を提案し,TPUが最大50%の故障率で動作することを可能にし,分類精度(0.1%と低い)と実行時間性能オーバーヘッドを無視できる。FAP+Tは,それが展開される前に,TPUチップ当たり1回の再訓練ペナルティを導入する。しかし,著者らは,この1回のペナルティを12分未満に減少させる最適化を提案する。次に,ペナルティをTPUの動作の全寿命にわたってamor化した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 計算機アーキテクチャ ,  ペナルティ ,  最適化 ,  ハードウェア ,  *神経回路網 ,  ニューラルネットワーク ,  故障率 ,  *加速器 ,  フォールトトレランス ,  *故障
準シソーラス用語： オーバヘッド ,  実行時間 ,  分類精度 ,  Google ,  計算コスト , 【Automatic Indexing@JST】

分類 (4件)： 集積回路一般  (NC03161C) ,  送電  (NB05030G) ,  信頼性  (KB04040H) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (8件)： 収縮 ,  アレイ ,  神経回路網 ,  加速器 ,  永久 ,  故障 ,  解析 ,  緩和