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J-GLOBAL ID：201802290012511844   整理番号：18A0407739

訓練畳込みニューラルネットワークのためのFPGAに基づくプロセッサ【Powered by NICT】

An FPGA-based processor for training convolutional neural networks

著者 (5件)： Liu Zhiqiang (National Laboratory for Parallel and Distributed Processing, National University of Defense Technology, Changsha, China) ,  Dou Yong (National Laboratory for Parallel and Distributed Processing, National University of Defense Technology, Changsha, China) ,  Jiang Jingfei (National Laboratory for Parallel and Distributed Processing, National University of Defense Technology, Changsha, China) ,  Wang Qiang (National Laboratory for Parallel and Distributed Processing, National University of Defense Technology, Changsha, China) ,  Chow Paul (Department of Electrical and Computer Engineering, University of Toronto, Ontario, Canada)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICFPT  ページ： 207-210  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 畳込みニューラルネットワーク(CNN)は,種々のコンピュータビジョン応用で大きな成功を得ている。しかし,CNNモデルを訓練した計算集約と時間がかかる。訓練は主にサーバのCPUとGPUのような高性能プロセッサの大規模クラスタ上で処理された。本論文では,CNNの訓練プロセスを加速するためにFPGAを用いたプロセッサ設計を提案した。はまず,訓練過程におけるCNN層のすべてのタイプの運転を解析した。一様計算エンジン設計を解析に基づき操作の全ての種類を効率的に実施する提案した。二レベルのループを拡げるによりさらに並列性を利用することを示したがスケーラブルで加速器フレームワーク。提案した加速器の設計は200MHzで動作するXilinx ZU19EG FPGA上のプロセッサを実装することにより実証した。CNNモデルの基に評価結果は筆者らのプロセッサはIntel Corei5 4440CPU(@3.10GHz)上のソフトウェア実装よりも5.7 10.7倍に速いことを示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： モデル ,  コンピュータビジョン ,  加速器 ,  集中化 ,  ソフトウェア ,  クラスタ ,  *演算プロセッサ ,  *FPGA
準シソーラス用語： *畳込みニューラルネットワーク , 【Automatic Indexing@JST】

分類 (1件)： パターン認識  (JE07000S)

タイトルに関連する用語 (4件)： 訓練 ,  畳込みニューラルネットワーク ,  FPGA ,  プロセッサ