文献

J-GLOBAL ID：201802291561483041   整理番号：18A0445034

階層的メッシュトポロジーのためのチップルータ上のネットワークのアーキテクチャと性能比較【Powered by NICT】

Architecture and performances comparison of Network on chip router for hierarchical mesh topology

著者 (2件)： Chemli Bouraoui (Electronics and Microelectronics Laboratory, Faculty of Sciences of Monastir, University of Monastir, Tunisia) ,  Zitouni Abdelkrim (College of Education in Jubail, University of Dammam, KSA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICEMIS  ページ： 1-4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 最近,チップ(NoC)にネットワークオンチップ(SoC)将来の複雑なシステムのための良い解決策として出現した。バス技術とは対照的に,NoCは,単一チップ上に百または千のコア(プロセッサ,メモリ...)の通信を可能にした。本研究は,三名の習慣的NoCトポロジーの比較と性能解析を提供することである。NoCのバックボーンである提案したルータの異なるパイプラインステージを提示した。提案は,階層的メッシュトポロジーを支持し,NoCで期待されるサービスの品質(QoS)を満足させるためにデッドロックと優先度ベースアービタを避けるために最小ルーティングアルゴリズムを使用した。結果は,最大クロック周波数,面積,電力消費とピーク性能の点で他の研究と比較した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 優先度 ,  演算プロセッサ ,  デッドロック ,  記憶装置 ,  *計算機アーキテクチャ ,  品質 ,  性能分析 ,  *位相幾何学 ,  電力消費 ,  基幹回線
準シソーラス用語： クロック周波数 ,  経路選択アルゴリズム ,  システムオンチップ ,  ネットワークオンチップ ,  *性能比較 , 【Automatic Indexing@JST】

分類 (3件)： 半導体集積回路  (NC03162T) ,  光通信方式・機器  (ND10000B) ,  計算機網  (JC03000K)

タイトルに関連する用語 (5件)： メッシュ ,  トポロジー ,  ルータ ,  アーキテクチャ ,  性能比較