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J-GLOBAL ID：201802295389835681   整理番号：18A1655749

マルチレベル待ち行列キャッシュ淘汰アルゴリズムに基づくプロセッサ全ディジタルシミュレーション最適化【JST・京大機械翻訳】

Dynamic Instruction Translation Based Processor Full Digital Simulation optimization

著者 (3件)： Fan Yanfang (北京空間飛行器総体設計部,北京,100094) ,  Wei Yongquan (北京空間飛行器総体設計部,北京,100094) ,  Wang Xianghui (北京空間飛行器総体設計部,北京,100094)
資料名： Jisuanji Celiang yu Kongzhi  (Jisuanji Celiang yu Kongzhi)
巻： 26  号： 6  ページ： 180-183  発行年： 2018年 
JST資料番号： C3592A  ISSN： 1671-4598  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 衛星搭載ソフトウェアのテストは,衛星開発のコストを節約し,衛星ソフトウェアの試験効率を改善する重要な方法である。衛星搭載コンピュータのコア部品として、仮想プロセッサの命令セットの実行速度は直接に仮想目標機のシミュレーション効率を決定する。マルチレベル待ち行列キャッシュ淘汰戦略を用いて,QEMUの元の動的命令翻訳の最適化を行い,シミュレーションプロセッサの実行効率を改善したので,シミュレーション処理システムによって搭載した衛星搭載組込みソフトウェアをテストし,試験の必要性に従って,シミュレーション処理の必要性をチェックした。ソフトウェア試験の期間を短縮する目的を達成するために,シミュレーションプロセッサは,ソフトウェアの実行を加速できる。特定の衛星搭載センターのコンピュータ組込みアプリケーションをテスト目的として選び,実験結果は,最適化アルゴリズムを用いたシミュレーションプロセッサの動作速度が平均260MIPSに達し,QEMU-2.6.1版の最適化前のシミュレーションプロセッサの処理速度の9.3倍である,ということを証明した。シミュレーションプロセッサは,ハードウェアプロセッサの動作速度の9倍で,ソフトウェア試験の効率を大いに向上させ,試験サイクルを短縮した。Data from Wanfang. Translated by JST.【JST・京大機械翻訳】

シソーラス用語： 応用プログラム ,  コンピュータ ,  *ディジタル方式 ,  *アルゴリズム ,  *キャッシュメモリ ,  命令セット ,  *淘汰 ,  *演算プロセッサ ,  *計算機シミュレーション ,  ソフトウェア ,  *シミュレーション ,  *待ち行列 ,  *最適化
準シソーラス用語： 指令 ,  衛星搭載 ,  *マルチレベル , 【Automatic Indexing@JST】

著者キーワード (3件)： dynamic instruction translation ,  multi queue cache elimination algorithm ,  processor emulator

分類 (3件)： レーダ  (ND13010H) ,  計算機網  (JC03000K) ,  計算機システム開発  (JD02010R)

タイトルに関連する用語 (8件)： マルチレベル ,  待ち行列 ,  キャッシュ ,  淘汰 ,  アルゴリズム ,  プロセッサ ,  ディジタル ,  シミュレーション最適化